• Defense and Technology
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• no.5 s.159
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• pp.52-59
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• 1992

'90년대 개발 예상되는 과학기술로 안보와 관련되는 분야를 예측할때 국방관련전문가들의 대부분이 고성능 컴퓨터를 꼽는다. 왜냐하면 초대형 집적회로와 병렬처리 기술의 발전으로 가능화되는 고성능 컴퓨터는 유도장치, 통제 및 명령체제 구성 등에서의 핵심기술이기 때문이다 이와 같이 컴퓨터의 응용은 군사적으로 매우 중요하며 국방력 향상의 원동력중 하나이다. 따라서 이 글에서는 컴퓨터가 어떻게 효과적으로 군의 과학화에 공헌할 수있는가를 살펴보도록 하겠다

• Journal of KIISE:Software and Applications
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• v.26 no.1
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• pp.66-79
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• 1999

요약화일 기법은 대규모 데이터베이스 응용에서 효율적인 색인 기법으로 알려져 있으며 최근에는 보다 빠른 검색을 위해 병렬 요약화일 기법이 제안되고 있다. 본 논문에서는 효율적으로 병렬 처리를 할 수 있는 수직 분할 병렬 요약화일(Vertically-partitioned Parallel Signature File, VPSF) 기법을 제안한다. 본 VPSF는 동적인 환경에 잘 적응하도록 신장해싱을 이용하며, 검색의 효율성을 위해 프레임 슬라이스 기법을 사용한다. 실행의 편중을 없애기 위해 요약을 수직으로 분할하여 레코드를 프로세싱노드에 저장함으로써 병렬처리를 수행한다. 뿐만 아니라, 본 논문에서는 VPSF의 효율성을 보이기 위해 성능평가 모델을 제시하고, 실제의 레코드 집합을 가지고 실험을 실시하여 검색시간, 부가저장공간, 삽입시간에 대해 성능을 평가한다. 또한 레코드 집합의 분포에 다른 성능을 평가하기 위해 표준편차를 반으로 줄인 반 정규분포와 두 배로 크게 한 정규분포에 대한 성능평가를 실시한다. VPSF기법은 기존의 병렬 요약화일 기법들과 비교할 때, 실제 레코드 집합의 정규분포에서 기존의 Hamming filter 보다 평균 40% 정도 검색성능이 개선된다. 반 정규분포에서는 Hamming filter 보다 약 50% , HPSF보다 약 20% 정도 개선된 검색 성능을 보인다. 뿐만 아니라, 부가 저장공간 및 삽입시간에도 기존의 방법들보다 좋은 성능을 보인다. 일반적으로 VPSF는 데이터베이스의 레코드 크기가 서로 비슷할 때 그리고 데이터베이스의 크기가 클수록 우수한 검색 성능을 보인다.

• The KIPS Transactions:PartA
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• v.18A no.6
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• pp.249-254
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• 2011

This paper describes an efficient design of the interpolation circuit to generate the luma and chroma sub-pixels for H.264 motion estimation. The circuit based on the proposed architecture does not require any input data buffering and processes the horizontal, vertical and diagonal sub-pixel interpolations in parallel. The performance of the circuit is further improved by simultaneously processing the 1/2-pixel and 1/4-pixel interpolations for luma components and the 1/8-pixel interpolations for chroma components. In order to reduce the circuit size, we store the intermediate data required to process all the interpolations in parallel in the internal SRAM's instead of registers. We described the proposed circuit at register transfer level and verified its operation on FPGA board. We also synthesized the gate-level circuit using 130nm CMOS standard cell library. It consists of 20,674 gates and has the maximum operating frequency of 244MHz. The total number of SPSRAM bits used in our circuit is 3,232. The size of our circuit (including logic gates and SRAM's) is smaller than others and the performance is still comparable to them.

• Journal of the Korean Institute of Telematics and Electronics
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• v.17 no.5
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• pp.36-42
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• 1980

In this study, multi-microprocessors system in which slave microprocessor is conrlected with master microprocessor bus through the DMA controller is designed by the use of four 8085 CPU. A high degree of processing efficiency could be obtained by making this system work parallel processing. The result of measuring relat ions bet ween working microproressor and system throughput was 70-80 percents lower than ideal value Master microprocessor takes charge of resource allocation and scheduling, common memory assigns communication between microprocessors and a store of common data. The met hod of detecting Pa rallelism from source Program composed by series is also suggested.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.82-97
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• 1999

3차원 그래픽 렌더링은 화면상의 각 화소에 대하여 색깔뿐만 아니라 깊이 정보가지 계산해야 하기 때문에 방대한 계산량과 메모리 접근, 그리고 데이터 전송량을 필요로 하기 때문이다. 따라서 실시간 3차원 그래픽 처리를 위해서 병렬 처리 기법을 도입한다. 그러나 기존 그래픽 가속엔진은 병렬처리 기법으로 영상-병렬성을 이용한 화면 분할 방식을 사용하기 때문에 크게 두 가지 단점이 발생한다. 첫 번재는 화면 영역의 경게에 위치하는 다각형들에 대한 중복계산이고, 두 번째는 낮은 PE(Processing Element) 활용도이다. 본 논문에서는 이러한 문제를 해결하기 위한 방법으로 객체 기반 렌더링(OBR : Object Based Rendering)방식을 바탕으로 하는 그래픽 가속엔진을 제안하였다. OBR 시스템의 목적은 화면 분할 방식의 불필요한 오버헤드를 제거하여 수행 성능을 높이고, 자원을 효율적으로 사용하여 하드웨어 구성비용을 줄이는 것이다. 본 논문에서는 시뮬레이션을 통하여 OBR 시스템이 화면 분할 방식의 대표적인 그래픽 가속기인 PixelFlow와의 성능을 상대적으로 비교하였다. 결론적으로 OBR 시스템은 화면 분할 방식보다 더 적은 하드웨어 자원으로 보다 효율적으로 렌더링을 수해하였다.

• Journal of KIISE:Software and Applications
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• v.28 no.2
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• pp.201-209
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• 2001

고성능 마이크로 프로세서들은 성능 향상을 위해 ILP를 지원한다. 병렬성을 극대화시키기 위해서는 많은 성능 저해 요인들을 제거해야 한다. 최근에는 컴파일러의 역할을 증대시켜 이러한 요인들을 줄이기 위한 노력들이 활발히 진행되고 있다. 본 논문에서는 성능 저해 요인인 조건 분기 처리를 위하여 조건 실행과 레지스터 할당을 결합함으로써 메모리로의 대피를 최소화하고 병렬성을 향상시킬 수 있는 개선된 레지스터 할당 알고리즘을 제안한다. 제안한 방법을 적용하여 실험한 결과 간섭 그래프의 에지수가 4.47% 감소되었고 그 결과 요구되는 대피 변수의 수도 21.35% 감소되었다. 그리고 기존의 방법에 비해 19.38%의 성능 향상 결과를 얻었다. 결국 본 레지스터 할당 기법은 조건 실행을 통해 조건 분기 명령을 제거하여 기본 블록 내의 명령어 수를 증가시켜 병렬처리의 기회를 증진시키고 조건 분석을 통해 간섭 그래프의 불필요한 에너지를 제거시켜 보다 효율적인 레지스터 할당을 실현함으로써 제안한 방법의 타당성을 검증하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.6
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• pp.683-692
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• 1999

관계형 데이터베이스 시스템에서 결합 연산자는 데이터베이스 질의를 구성하는 연산자들 중 가장 많은 처리시간을 요구한다. 따라서 이러한 결합연산자를 효율적으로 처리하기 위해 많은 병렬 알고리즘들이 소개되었다. 그 중 하이브리드 해쉬 결합 알고리즘은 가장 우수한 것으로 알려져왔다. 그러나 이 알고리즘은 여러 노드로 데이터를 분할하는 과정에서 데이터의 편중 문제가 발생하며, 이는 전체 시스템의 성능을 크게 저하시키게된다. 본 논문에서는 이러한 데이터 편중문제를 해결한 변형된 하이퍼퀵 정렬을 이용한 병렬 결합 알고리즘을 non-equijoin을 위한 알고리즘으로 확장하였다. 또한 T805로 연결된 하이퍼큐브 구조 시스템에서 시뮬레이션하여 얻은 결과를 수치 계산적 비용모델의 결과와 비교를 통해 변형된 하이퍼 퀵 정렬을 이용한 병렬 결합 알고리즘의 성능을 분석하고 , 비용모델의 타당성을 입증하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.3
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• pp.155-160
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• 2001

본 논문은 영역별 근접 그래프 (geographic nearest neighbor graph)와 레인지 트리 (range tree)를 이용하여 평면 위의 n 개의 점에 대한 L$_{\infty}$ (L$_1$) 거리 (metric) 상의 디루니 삼각분할 (Delaunay triangulation)을 구축하는 방법을 소개한다. 이 방법은 L$_{\infty}$ (L$_1$) 거리 상에서 디루니 삼각분할에 있는 각 삼각형의 최소한 한 선분이 영역별 근접 그래프에 포함됨을 이용하여 레인지 트리 방법으로 디루니 삼각분할을 구축한다. 본 방법은 0(nlogn)의 순차계산 시간에 L$_{\infty}$ (L$_1$) 디루니 삼각분할을 구축하며, CREW-PRAM (Concurrent Read Exclusive Write Parallel Random Access Machine)에서 0(n)의 프로세서로 0(logn)의 병렬처리 시간에 L$_{\infty}$ (L$_1$) 디루니 삼각분할을 구축한다. 또한, 이 방법은 직선간의 교차점 계산 대신 거리비교를 하기 때문에 수치오차가 적고 구현이 용이하다.

• Proceedings of the Optical Society of Korea Conference
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• 2001.02a
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• pp.74-75
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• 2001

현재의 통신망에서는 clock recovery, regeneration 등을 전기적으로 처리하고 있으나 처리속도의 한계가 있고, 미래의 초고속 네트웍은 이러한 전기적 신호처리의 속도한계를 극복하는 기술이 필요하다. 그러므로, 고속의 광교환과 광신호처리 등 광신호를 전기적으로 바꾸거나 제어하지 않고 전광으로 처리하는 기술에 대한 연구가 진행되고 있으며 이러한 전광신호 처리에 고속의 전광 논리소자가 요구된다. 초기의 전광 논리소자 연구에서는 AND, OR, NOR, XOR 등의 기본 논리 기능이 주로 구현되었으며 이를 활용하여 Shift Register, Binary counter, 전광 반가산기, 직/병렬 데이터 변환기와 같은 복합기능 논리소자의 구현 연구가 이루어지고 있다. (중략)

• Proceedings of the KIPE Conference
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• 2008.06a
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• pp.49-51
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• 2008

본 논문은 중용량급 전원회로의 구성을 간략화 할 수 있는 절연형 AC-DC 컨버터의 구조와 그 제어 방법을 제안한다. 제안하는 회로의 구조는 병렬 전력 처리를 기반으로 한다. 병렬 모듈의 기능을 각각 AC 입력 전류의 위상을 제어하는 역률개선(PFC) 기능과, 콘덴서에 저장된 에너지를 이용하여 DC 전압을 생성하는 DC-DC 컨버터의 기능으로 분리한다. 병렬 모듈의 최종 출력단을 서로 직렬 연결하여, PFC 모듈이 생성한 전압과 DC-DC 컨버터 모듈이 생성한 전압을 서로 더해서 출력하는 구조이다. 이러한 구조를 통해서 기존의 병렬형 AC-DC 컨버터에 대비하여 반도체 소자의 내압을 감소시킬 수 있고, 최종 DC 전압의 동작응답특성 향상이 가능하다. 회로의 동작모드 분석이 실시되었고, 제어기 구현 방법이 제시되었다. 제안된 구조는 PDP 전원회로에의 응용을 위해서 400W(출력전압-200V, 출력전류-2A)급 실험용 회로를 구현하여 동작검증을 실시하였다.