• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 하계학술대회 논문집 D
• /
• pp.3175-3177
• /
• 2000

전압원과 전류원 및 RLC 수동소자들로 구성된 대형회로망에서 망(網)과 마디를 복합시킨 새로운 회로망 해석법을 제시하였다. 종래의 수식적 유도 과정이 불필요하며 도식적 추출에 의해 대형회로망을 간단히 해석한다 각 전원은 직렬 또는 병렬 임피던스를 반드시 수반하고 있지 않아도 무방하다. 망 설정과 마디 선정 과정에서의 전원 처리에 의해 회로망의 도형화 시켰고, 그로부터 행렬 형태의 부분 식을 도출하였다. 망해석법에 의한 방식과 마디해석법에 의한 기법이 가지전류방향 행렬에 의해 합성된다. 합성된 최종 식은 컴퓨터 몫이다.

• 한국정보과학회논문지:시스템및이론
• /
• 제30권3_4호
• /
• pp.186-193
• /
• 2003

최근 몇 년 동안 디지털 시스템이 복잡성은 아주 빠르게 증가하고 있다. 비록 반도체 제조업자들이 제품에 대한 신뢰성을 높이려고 노력하고 있지만 어느 때에 시스템이 어딘가에서 결함이 발생할 것이라는 것을 알기는 불가능하다. 이렇듯이 회로가 복잡화함에 따라 테스트 생성(test generation)에 대한 잘 정리되어 있고 자동화된 방법이 필요하게 되었다. 하지만 현재 광범위하게 사용하고 있는 방법중 대부분은 한번에 하나씩의 패턴만을 넣어서 처리하는 방식이다. 이는 각각의 결함에 대해서 탐색하는데 많은 시간을 낭비하게 된다. 본 논문에서는 Exhaustive 방법을 사용하는 테스트 패턴 생성 방법 중에서 분할 기법을 적용하여 테스트 패턴을 생성한다. 또한 이 패턴을 이용하여 병렬로 패턴을 삽입함으로써 더욱 빠르게 결함을 발견할 수 있는 방법을 설계 및 구현한다.

• 대한전자공학회논문지TC
• /
• 제49권5호
• /
• pp.15-20
• /
• 2012

본논문을 통해, 리드솔로몬 복호기에서 매우 복잡한 나누기회로를 사용않고, 오류위치를 찾아내는 치엔기기의 최적설계기법을 제시했다. 최적화는 매우 간단한 제곱/4제곱회로를 사용하고, 병렬처리를 통해 가능했다. 이법은 현대 디지털 통신및/가전기기 대부분에 응용되질수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.540-543
• /
• 2013

본 논문은 SIMT 구조 기반의 멀티코어 GPGPU의 통합 ALU를 설계하였다. 조건부 분기 명령어, 데이터 이동 명령어, 정수형 산술 연산 명령어, 부동소수점 산술 연산 명령어를 처리할 수 있으며 멀티코어 GPGPU의 다양한 형태의 병렬처리 기능을 지원하기 위하여 다 수의 ALU가 탑재된다. 각 명령어 연산의 처리방식의 공통성을 회로 수준에서 통합하여 최소의 크기로 ALU를 설계하는 것이 본 논문의 주안점이다. 모든 명령어는 테스트 프로그램을 작성하여 실험하였고 CPU로 연산한 결과와 비교하여 본 논문의 ALU가 정상적으로 동작함을 검증하였다. 본 논문에서 설계한 통합 ALU의 크기는 약 2만 게이트이며 최대 동작주파수는 430MHz이다.

• 방송공학회논문지
• /
• 제18권6호
• /
• pp.816-822
• /
• 2013

최신 동영상 압축 표준화 기술인 HEVC(High Efficiency Video Coding)는 ITU-T(VCEG)와 ISO-IEC(MPEG)에서 JCT-VC(Joint Collaborative Team on Video Coding)라는 팀을 이루어 진행했으며 표준화의 막바지에 다다르고 있다. 기존 H.264/AVC에 약 50% 이상의 성능 향상을 가져왔으나, 다양한 압축 기술을 사용함에 따라 부호화 및 복호화의 복잡도가 매우 증가하는 문제가 있다. 제안하는 방법은 CPU 병렬처리와 GPU 가속처리를 통해 HEVC의 복잡도를 줄이고, 이를 UHD(Ultra High Definition) 초고해상도 영상에 적용하는 방법으로 UHD($3840{\times}2144$) 영상에서 15fps 이상 인코딩/디코딩의 속도를 가지며, CPU와 GPU간의 데이터 전송 방법의 발전으로 추가적인 속도 향상이 기대된다.

• 대한전자공학회논문지SD
• /
• 제48권2호
• /
• pp.28-34
• /
• 2011

본 논문에서는 H.264/AVC 인코더를 위한 하드웨어 지향 알고리즘의 정화소 및 부화소 움직임 예측 코어를 제안한다. 정화소 움직임 엔진의 경우 참조블록은 병렬 처리 내의 연속된 현재 블록들에 공유되어 데이터 재사용율을 높이고 오프칩 대역폭을 줄인다. 부화소 움직임 엔진의 경우 두 단계의 순차적 보간 신호 생성 대신 불필요한 후보 위치들 대신 1/2과 1/4 화소정밀도 신호를 병렬 기법으로 생성하여 처리량을 두배로 높인다. 또한 제안하는 H.264 움직임 예측 코어는 Chartered $0.18{\mu}m$ CMOS 1P5M 공정의 MPW(Multi-Project Wafer)를 통해 칩으로 제작되었으며 높은 처리량으로 HDTV 720p 30fps를 실시간 지원한다.

• 대한전자공학회논문지SD
• /
• 제39권11호
• /
• pp.24-32
• /
• 2002

본 논문에서는 포맷 변환기를 사용하여 여러 가지 영상처리 필터링을 구현하였다. 이러한 설계 기법은 집적회로를 이용한 대규모 화소처리배열을 근거로 하여 실현하였다. 집적구조의 두가지 형태는 연산병렬프로세서와 병렬 프로세스 DRAM(또는 SRAM) 셀로 분류할 수 있다. 1비트 논리의 설게 피치는 집적 구조에서의 고밀도 PE를 배열하기 위한 메모리 셀 피치와 동일하다. 이러한 포맷 변환기 설계는 효율적인 제어 경로 수행을 능력을 가지고 있으며 하드웨어를 복잡하게 할 필요 없이 고급 기술로 사용 될 수 있다. 배열 명령어의 순차는 프로세스가 시작되기 전에 호스트 컴퓨터에 의해 생성이 되며 명령은 유니트 제어기에 저장이 된다. 호스트 컴퓨터는 프로세싱이 시작된 후에 저장된 명령어위치에서 시작하여 화소-병렬 동작을 처리하게 된다. 실험 결과 1)단순한 평활화는 더 높은 공간의 주파수를 억제하면서 잡음을 감소시킬 뿐 아니라 에지를 흐리게 할 수 있으며, 2) 평활화와 분할 과정은 날카로운 에지를 보존하면서 잡음을 감소시키고, 3) 평활화와 분할과 같은 메디안 필터링기법은 영상 잡음을 줄이기 위해 적용될 수 있고 날카로운 에지는 유지하면서 스파이크 성분을 제거하고 화소 값에서 단조로운 변화를 유지 할 수 있었다.

• 전자공학회논문지CI
• /
• 제41권2호
• /
• pp.9-22
• /
• 2004

본 논문에서는 NP-Complete 부류에 속하는 다중 디스크 데이터 배치 문제를 해결하기 위한 병렬 유전자 알고리즘을 제안한다. 이 문제는 디스크 입출력 처리의 병렬성이 극대화되도록 Binary Cartesian Product File의 데이터 블록들을 디스크어레이에 배치하는 방식을 찾는 것이다. 이 문제를 해결하기 위하여 제안되었던 DAGA 방식은 순차 유전자 알고리즘(Genetic Algorithm)으로서, 이전에 제안되었던 다른 방식에 비해 디스크 수에 대한 제약을 없애면서도 우수한 결과를 제공함을 보여 주었으나 시뮬레이션 시간이 너무 커서 큰 용량의 데이터 구성에 대한 시뮬레이션을 어렵게 하는 문제점이 있었다. 본 논문에서는 DAGA의 시뮬레이션 시간 단축을 위한 방식으로서, 2차원 토러스(2-Dimension Torus) 기반 병렬 유전자 알고리즘(ParaDAGA)을 제안한다. ParaDAGA는 분산 객체 모형을 기반으로 설계되었으며, 단일 프로세서 시스템에서 구현된 병렬처리 컴퓨터 시뮬레이터에서 수행되도록 구현하였다. 시뮬레이션 연구를 통하여, ParaDAGA의 시뮬레이션 변수 값이 결과에 주는 영향을 분석하였고, ParaDAGA 방식이 DAGA 방식에 비해 우수한 결과를 제공할 수 있는지를 실험하였다. 실험 결과는 ParaDAGA 방식이 순차 알고리즘인 DAGA보다 알고리즘 수행 시간 뿐 아니라, 찾아낸 결과도 우수함을 보여준다.

• 한국정보통신학회논문지
• /
• 제23권11호
• /
• pp.1377-1383
• /
• 2019

영상 품질 개선을 위해 사용되는 히스토그램 평활화 알고리즘은 하드웨어 회로로 구현되면 소프트웨어로 구현된 경우보다 작업 속도 면에서 성능이 훨씬 뛰어나다. FPGA를 이용한 히스토그램 평활화 회로 구현에 대부분의 최신 FPGA에 포함된 곱셈기 회로와 상당량의 SRAM을 이용하고, 파이프라인을 적용하면 히스토그램 평활화 회로의 전체적인 동작 성능을 높일 수 있다. 본 논문은 이와 같은 방법을 적용하여 8비트 심도를 갖는 흑백 영상에 대해 히스토그램 평활화 작업을 고속으로 수행 가능한 FPGA 구현 방법을 제안한다. 제안된 회로는 FIFO를 이용하여 한 개의 영상에 대한 평활화가 진행되는 동안 다음 영상에 대한 히스토그램 계산을 수행할 수 있다. FIFO를 이용한 일부 작업의 시간적 중첩과 내장된 곱셈기 회로 그리고 파이프라인 적용 효과로 회로의 전체적인 성능은 대략 매 클럭마다 한 개의 화소에 대해 히스토그램 평활화를 수행할 수 있다. 그리고 영상을 분할하여 히스토그램 평활화 작업의 일부를 병렬 처리하면 그 성능을 속도 면에서 거의 두 배로 향상할 수 있다.

• 전자공학회논문지
• /
• 제50권12호
• /
• pp.141-149
• /
• 2013

본 논문은 멀티 코어 프로세서 기반의 영상 감시 시스템을 위한 침입 탐지 처리의 가속화를 제안한다. 침입 탐지 처리의 가속화를 위해 병렬화를 진행하였고, 이를 위해 기존 침입 탐지 알고리즘을 분석하고 데이터 의존성을 고려하여 프레임 단위의 병렬화된 처리 구조를 설계하였다. 병렬화된 침입 탐지 처리의 유효성을 검증하기 위하여 다중 쓰레드 기반의 프로그램으로 구현하여 침입 탐지의 가속화 정도를 측정하였다. 구현한 침입 탐지 처리 프로그램의 탐지 속도는 논리적 쓰레드를 8개까지 구현할 수 있는 환경에서 기존 단일 쓰레드 처리 대비 최대 353.76%가 향상되었다.