• 대한전기학회논문지:전력기술부문A
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• 제48권4호
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• pp.395-401
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• 1999

In this paper, a temperature controller for a semiconductor test handler is proposed. First, a handware system for identification and control is established using RTD sensors, an A/D converter, solid state relays, a heater, and a computer system. Second, using ARMAX model and least square method, a chamber model for the design of a controller is identified through experiments. The identified model is verified to describe the real plant very well in the sense that it shows very similar input-output responses to those of the real system. With the identified model an LQG controller is designed. Frequency response of the designed controller shows that it has 15 dB of gainmargin and (-50˚, +50˚) of phase margin. Experiment with a real test handler demonstrates a good performance in the sense that its overshoot and steady state error are smaller and response time is faster, compared with those of a conventional PID controller.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.42-43
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• 2006

LTCC 후막공정에서 일반적으로 사용되고 있는 스크린 프린팅 방법은 낮은 정밀도와 100um 이하의 선폭을 구현하는 데 한계를 보이고 있다. 이에 따라서 보다 미세한 라인을 형성 할 수 있는 반도체 미세라인 공정기술을 후막 공정에 응용한 후막 리소그라피 기술 (thick-film lithography technology)이 전자부품의 소형화에 대한 방안으로 연구 되고 있다. 본 연구에서는 후막 리소그라피 기술에 사용되는 감광성 Silver 페이스트에 영향을 미치는 각기 다른 크기와 형상의 Silver 파우더들과 인쇄 후 표면의 roughness 개선을 위한 여러 종류의 첨가제들을 첨가하여 최적의 조성을 연구 하였으며, 그린시트와 페이스트의 매칭성을 해결하기 위해서 Tg가 다른 글라스 파우더를 첨가하였다. 또한 전면 인쇄 한 후에 건조, 노광, 현상, 적층, 소성 과정을 걸치는 후막 리소그라피 기술을 이용하여 소성 후 20um이하의 선폭을 가지는 내장형 패턴 구현하였으며 투과엑스레이와 O/S 테스트 통하여 우수한 특성을 확인 할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.768-770
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• 2014

반도체 제조공정의 발전으로 새로운 기술에 대한 수요가 증가하여 임베디드 시스템을 구성하는 하드웨어와 소프트웨어의 설계 복잡도는 나날이 증가하고 있다. 그 결과 전통적인 설계방식으로는 현대 사회가 요구하는 복잡한 정보기기를 설계하기에 한계에 다다랐다. 본 논문에서는 SystemVerilog의 한 종류를 사용하여 맨-파워를 획기적으로 줄이면서 복잡한 하드웨어를 설계하는 새로운 방식을 소개한다. 새로운 설계방식에서는 객체 지향 구현을 바탕으로 하며, 이를 적용하여 기존의 이종 곱셈기 IP를 기본 블록으로 하는 복잡한 이종 곱셈기 서버 팜을 구현하였다. 설계는 단일 환경에서 하드웨어에서 테스트 벤치까지 구현하였다. 새로운 방식을 도입하지 않는다면 본 논문에서 소개하는 이종 곱셈연산기 서버 팜을 구현하는데 HDL 시뮬레이션, C/SystemC 검증에 많은 시간과 맨-파워가 투자되어야 할 것이다.

• 산업융합연구
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• 제20권12호
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• pp.79-85
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• 2022

최근 전자소자는 플렉서블 기판상에 제작된 스마트폰이 출시되었으며, 스트레처블 한 전자소자의 연구가 진행되고 있다. 본 논문에서는 실리콘 기반의 스트레처블한 소재를 만들어 이것을 기판으로 사용하여 산화물을 이용한 광센서 소자를 구현하여 평가하고자 한다. 이를 위해, 실리콘 기반의 용액성 고무를 이용하여 상온에서 잘 늘어나는 기판을 만들어 소재의 350% 연신율을 확인하였으며, 반사도, 투과도, 흡수도와 같은 광특성을 측정하였다. 다음으로 이러한 소재는 표면이 소수성을 나타내기 때문에 표면 세정 및 친수성으로 변화시키기 위하여 산소 기반의 플라즈마 표면 처리를 진행하였으며, 진공장비로 AZO(Aluminium Zinc Oxide) 기반의 산화막을 증착한 후 면봉을 이용하거나 메탈 마스트로 Ag 전극을 형성시켜 광센서를 완성하였다. 제작된 광전자소자는 빛을 조사했을 때와 하지 않았을 때의 전압에 따른 전류 변화를 분석하여 광에 의하여 생성된 캐리어들에 의한 광전류를 관찰하였으며, 벤딩 장비를 이용하여 폴딩에 따른 광센서소자 영향성을 추가 테스트하였다. 벤딩 테스트 전과 빛에 의해 생성되는 전류값 변화를 추가로 분석하였다. 향후 스트레처블 기판위에 늘어나는 반도체 물질 및 전극을 형성하여 폴딩(벤딩) 및 늘어나는 광소자를 집중적으로 연구할 계획이다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.14-19
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• 2011

본 논문에서 실리콘 기판 위에 성장된 GaN 에피탁시를 활용하여 고전압 쇼트키 장벽 다이오드를 제작하였으며, 금속-반도체 접합의 열처리 조건에 따른 GaN 완충층 (buffer layer) 누설전류와 제작된 다이오드의 전기적 특성 변화를 연구하였다. Ti/Al/Mo/Au 오믹 접합과 Ni/Au 쇼트키 접합이 제작된 소자에 설계 및 제작되었다. 메사를 관통하는 GaN 완충층의 누설전류를 측정하기 위하여 테스트 구조가 제안되었으며 제작하였다. $700^{\circ}C$에서 열처리한 경우 100 V 전압에서 측정된 완충층의 누설전류는 87 nA이며, 이는 $800^{\circ}C$에서 열처리한 경우의 완충층의 누설전류인 780 nA보다 적었다. GaN 쇼트키 장벽 다이오드의 누설전류 메커니즘을 분석하기 위해서 Auger 전자 분광학 (Auger electron spectroscopy) 측정을 통해 GaN 내부로 확산되는 Au, Ti, Mo, O 성분들이 완충층 누설전류 증가에 기여함을 확인했다. 금속-반도체 접합의 열처리를 통해 GaN 쇼트키장벽 다이오드의 누설전류를 성공적으로 감소시켰으며 높은 항복전압을 구현하였다.

• 대한전자공학회논문지SP
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• 제44권3호
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• pp.61-69
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• 2007

본 논문에서는 지문 인식에 있어서 정확한 특징점 추출이 가능하도록 지문 이미지의 전처리를 개선하는 새로운 방법을 제안하였다. 지문 이미지는 자동 지문인증 시스템의 인증률 향상에 가장 중요한 요소이다. 본 논문에서는 방향지향성 필터에 기초한 새로운 전처리 알고리즘을 적용하여 지문 이미지의 유효 융선 벡터와 융선 확률을 이용하여 품질이 낮은 지문 이미지를 지문인식에 더 적합하도록 품질을 항상시켰다. 품질이 좋지 않은 지문 이미지는 융선 구조가 불명확하고, 융선 사이에 잡음 점들이 많이 포함되어 있기 때문에 제안된 지문 이미지 향상 알고리즘을 통해서 그 잡음이 제거되고 융선이 더 선명하게 추정되었다. 이로 인하여 융선의 지역적 방향과 주파수를 더 정확히 추출 할 수 있다. 이 결과는 지문인식의 후처리 알고리즘에서 특징점을 정확하게 추출 할 수 있게해준다. 아울러 가짜 특징점이 생길 확률이 낮아지므로 이를 제거 할 때 함께 없어지는 진짜 특징점 수도 감소 시켜 준다. 두 가지 방법으로 이루어진 실험에서는 반도체 지문센서로부터 얻어진 이미지를 이용한 인증률 테스트의 향상도 측정방법과, IEEE 공인인증 데이터베이스인 FVC2002 DB3 지문이미지 데이터를 이용하여 기존의 알고리즘과 제안된 알고리즘의 인증률을 측정하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.449-449
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• 2013

최근 반도체 소자의 집적회로는 점점 복잡해지고 있는 반면, 소자의 크기는 작아지고 있으며 그로 인해 패드의 크기가 작아지고 패드사이의 간격 또한 협소해지고 있다. 따라서 웨이퍼 단계에서 제조된 집적회로의 불량여부를 판단하기위한 검사 장비인 프로브카드(Probe Card)의 높은 집적도가 요구되고 있다. 하지만 기존의 MEMS 공법으로 제작되는 프로브 빔은 복잡한 제조 공정과 높은 생산비용, 낮은 집적도의 문제점을 가지고 있다. 본 연구에서는 이러한 문제점을 해결하기 위하여 간단한 제조 공정과 낮은 생산비용, 높은 집적도를 가지는 프로브 빔을 개발하기 위하여 절연절단 방식으로 BeCu (Beryllium-Copper) 프로브 빔을 제작하였다. 낮은 소비 전력으로 우수한 프로브 빔 어레이를 제작하기 위해서 가장 고려해야할 대상은 프로브 빔의 재료와 구조(형상)이다. 절연전단 방식으로 프로브 빔을 형성할 때 요구되는 Fusing current는 프로브 빔의 구조(형상)에 크게 영향을 받는다. 낮은 Fusing current는 소비 전력을 줄여주고, 절연절단으로 형성되는 프로브 빔의 단면(끝)을 날카롭게 하여 프로브 빔과 집적회로의 패드 간의 접촉 저항을 감소시킨다. 프로브 빔의 제작은 BeCu 박판을 빔 형태로 식각하여 제작하였으며, 실리콘 비아 홀(Via hole) 구조의 기판위에 정렬하여 soldering 공정을 통해 실리콘 기판과 BeCu 박판을 접합시켰다. 접합된 프로브 빔의 끝부분을 들어 올린 상태로 전류를 인가하여 stress free 상태로 만들어 내부 응력을 제거하였으며, BeCu 박판에 fusing current를 인가하여 BeCu 박판 프레임으로부터 제거를 하였다. 제작된 프로브 빔의 길이는 1.7 mm, 폭은 $50{\mu}m$, 두께는 $15{\mu}m$, 절단부의 단면적은 1$50{\mu}m^2$로 제작되었다. 그리고 프로브 빔의 절단부의 길이는 $50{\mu}m$ 부터 $90{\mu}m$까지 $10{\mu}m$ 증가시켜 제작되었다. 이후에 절연절단 공정에 요구되는 Fusing current를 측정하였고, 절연절단 후의 절단면의 형상을 SEM (Scanning Electron Microscope)장비를 통하여 확인하였다. 절단부의 길이가 $50{\mu}m$일 때 5.98A의 fusing current를 얻었으며, 절연절단 후 절단부 상태 또한 가장 우수했다. 본 연구에서 제안된 프로브 빔 제작 방법은 프로브카드 및 테스트 소켓(Test socket) 생산에 응용이 가능하리라 기대한다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2731-2740
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• 2012

ASIC(application specific integrated circuit) 과정은 칩을 제작하기 위한 다양한 기술들의 집합이다. 일반적으로 RTL 설계, 합성, 배치 및 배선, 저전력 기법, 클록 트리 합성, 및 테스트와 같은 대표적인 과정들에 대해서는 많은 연구가 진행 되었고, 지금도 많은 연구가 진행 중이다. 본 논문에서는 이러한 ASIC 방법론에서 전력 플랜과 관련하여 경험적이고 실험적인 전력 스트랩 배선(power strap routing) 방법 기법에 대해서 제안하고자 한다. 먼저 수직 VDD 및 VSS와 수평 VDD 및 VSS를 위한 스트랩의 배선을 수행하고, 이 과정에서 발생하는 문제를 해결하기 위한 기법을 제안한다. 배선 가이드를 생성해서 의도하지 않는 배선을 방지하고, 차후를 위해서 배선 가이드에 대한 정보를 저장한다. 다음으로 불필요한 전력 스트랩을 제거하고, 매크로 핀에 대해 미리 배선을 수행한다. 마지막으로 배선 가이드를 이용하여 최종적인 전력 스트랩 배선을 완료한다. 이러한 과정을 통해서 전력 스트랩이 효율적으로 배선되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.30-36
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• 2010

최근의 메모리 반도체에 있어서, 수율과 품질을 유지하기 위하여 불량셀은 반드시 수리가 필요하다. 대부분의 워드단위 입출력을 갖는 system-on-chip (SoC)를 포함한 많은 메모리가 다중 블록으로 구성되어 있음에도 불구하고, 기존의 대부분의 자체내장수리연산회로의 연구들은 단일블록을 대상으로 하였다. 워드 단위 입출력 메모리의 특성상 다중메모리 광역대체수리구조를 갖는 경우가 많다. 본 논문에서는 이러한 메모리를 대상으로 기존에 최적 수리효율을 갖는 대표적인 자체내장 수리연산 회로인 CRESTA를 기본으로 하여, 보다 적은 면적으로 최적 수리효율을 낼 수 있는 알고리즘과 연산회로을 제안한다. 제안하는 자체내장수리 회로는 단위블록의 연산결과를 순차적으로 비교하여 워드단위 메모리의 제약조건을 만족시키는 최종 수리해를 구해내며, 기존의 회로보다 훨씬 빠른 시간 내에 최적의 수리 해를 구해 낼 수 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.413-413
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• 2011

최근 전기, 전자, 반도체 산업의 발전으로 전 고상 박막리튬전지는 초소형, 초경량의 마이크로 소자의 구현을 위한 고밀도 에너지원으로 각광받고 있다. 현재 양극박막은 대부분LCO(LiCoO2)계열이 이용되고 있으나, 코발트는 높은 가격과 인체 유해성 뿐만 아니라 상대적으로 낮은 용량(~140 mAh/g)등의 단점을 갖고 있어 향후 보다 고용량의 양극박막이 요구된다. 3원계 양극활물질 LiMO2(M=Co,Ni,Mn,etc.)은 우수한 충방전 효율 과 열적 안정성 뿐 아니라 277mAh/g의 높은 이론용량을 갖고 있어 고용량 양극박막으로의 적용시 고용량 박막이차전지 제작이 가능하다. 본 연구에서는 전 고상 박막 전지의 구현을 위하여 RF 스퍼터링법을 사용하여 Li[Li0.2Mn0.54Co0.13Ni0.13]O2 박막을 증착하였다. Li/MnCoNi의 몰 비율을 변화시켜 높은 전기화학적 특성을 갖는 분말을 합성하여 제조한 타겟으로 Pt/TiO2/SiO2/Si 기판위에 RF 스퍼터법을 이용하여 박막을 성장시켰다. 박막 증착 시 가스의 비율은 Ar:O2=3:1로 하고 증착 압력의 조절(0.005~0.02 torr)을 통하여 박막의 두께와 표면 특성을 조절하며 성장시켰다. 또한 박막을 다양한 온도에서($400{\sim}550^{\circ}C$) 열처리하여 결정화도와 전기화학적 특성을 측정하였다. 증착 된 박막의 구조적 특성은 X-ray diffraction(XRD) 과 scanning electron microscopy(SEM)로 관찰되었다. 박막의 전기화학적 특성 평가를 위하여 Cyclic voltammatry를 측정하여 가역성의 정도를 확인하고 WBC3000 battery cycler를 이용한 half-cell 테스트를 통하여 박막의 용량을 평가하였다.