• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.146.1-146.1
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• 2013

반도체 디바이스의 집적화로 인하여 약간의 상태변화에 의하여 Chip의 불량이 발생하고 있다. 이로 인하여 일정한 플라즈마 상태를 유지 하는 것이 중요 한데 일정한 플라즈마 상태를 유지하기 위한 조건 중에 중요한 것이 채임버 Wall의 상태에 따른 변화 이다. 반도체 양산 장비에서 채임버 wall 상태를 직접 관찰하기는 어렵기 때문에 OES를 통한 많은 간접 분석방법의 개발이 이루어지고 있다. 본 연구에서는 간접 분석 방법 중 Actinometry 기법을 통하여 wall 상태를 분석하는 내용을 소개 하고 있으며 Argon gas를 통하여 전자온도, EEDF를 그려줄 수 있다는 내용을 담고 있다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.09a
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• pp.55-58
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• 2005

플렉서블 디스플레이를 이용한 대 화면의 디스플레이 제작을 위해, 굽혀짐이 가능한 디스플레이용 재료, 장비, 공정 기술 개발이 활발하게 추진 중이지만, 상용화로 제품이 출시되기에는 상당한 시일이 소요될 것으로 예상되므로, 대 화면을 요구하는 시장 환경에 부응하여 접이식 디스플레이 장치가 대안이 될 수 있다. 따라서 접이식 디스플레이 패널 제작 시에 패널을 구동하기 위해, 이음매를 최소로 하는 접이식 구동 임베디드 모듈의 개발이 요구되고 있으며, 이러한 요구에 발맞추어 새로운 시스템 개발 시마다 변형된 표준에 부응한 경쟁력 있는 핵심 칩 개발용 임베디드 모듈이 제안되었고, 임베디드 모듈은 추후 칩 기능 최적화의 시스템 온칩화(System On Chip)를 통하여 시스템의 프로세서와 주변 디바이스에 접목되어 사용되는 플랫폼 등으로 연구될 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.546-547
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• 2024

의료용 헬스케어 데이터를 기반으로 혈당, 혈압, 온도와 같은 헬스케어 의료기기 개발에서 정확하고 정밀도가 높은 결과를 얻기 위해 다기능의 센서들이 집적화 되고 있다. 그러나 이러한 헬스케어용 의료기기들은 24 시간 구동하기 때문에 전력소모가 크므로 실시간 모니터링이 필요하다. 본 논문은 웨어러블 센서에 보조전력 구동을 위한 유연태양전지의 전기적 및 광학적 데이터 분석을 통해 향후 헬스케어 디바이스 장치 구동을 위한 고효율의 태양전지를 전원보조장치로 활용하고자 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.358-361
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• 2024

2010 년 UC Berkely 에서 개발한 RISC-V ISA 는 x86, Arm 과 다르게 Free Open-source 라는 장점으로 인해 많은 연구와 개발이 이루어지고 있다. RISC-V ISA 는 RISC 명령어셋을 활용하며 서버 및 데스트탑 CPU 부터 IoT 디바이스까지 여러 방면에서 상용을 위한 노력이 계속되고 있다. 하지만 상용 CPU 에 비해 부채널 공격 방어 기법이 제한적으로 구현되어 있는 것을 확인하였고 특히 부채널 공격 중 전력 분석(Power Analysis)에 대한 방어 기법이 부족한 것을 확인하였다. 따라서 본 논문에서는 RISC-V 를 포함한 여러 아키텍처에 대해 전력 분석 및 하드웨어 방어 기법을 분석하고, RISC-V에 추가적으로 적용되어야 할 방어 기법에 대해 서술한다.

• Review of KIISC
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• v.14 no.2
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• pp.78-88
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• 2004

정보 통신과 반도체 공정 기술의 급격한 발전으로 나노기술이 가까운 시일 내에 실용화되고, 유비쿼터스 환경이 도래할 것으로 예측된다. 나노기술 환경에서 사용되는 디바이스의 고집적도, 낮은 구동 능력, 배선 제약 특성이 정보 보호 분야에 사용되는 프로세서 구조와 회로 설계 기술을 크게 바꿀 것으로 예측된다. 본 연구에서는 이러한 기술 변혁에 대비하기 위해 나노기술 환경에 적합한 차세대 정보 보호 프로세서 구조와 회로 설계 기술을 분석하였다.

• Electronics and Telecommunications Trends
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• v.3 no.2
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• pp.116-133
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• 1988

ASIC (Application Specific Integrated Circuit)은 직역하면 응용특정 IC, 혹은 특정용도 IC로서 LSI시장의 조사회사인 Dataquest사가 '84년경부터 사용하기 시작한 말이다. ASIC이 최근 크게 주목을 끌고있는 것은, 반도체 사용자가 자신의 제품에 개성을 불어넣기 위해서는 범용IC를 사용해온 것으로는 기술적 우위성이 확보되지 않는다고 판단했기 때문에 주문형 LSI를 강하게 추진해 왔다는 것과 반도체 메이커도 메모리IC를 중심으로 한 범용IC시장의 부진, 더우기 날로 더해가는 반도체 시장의 시장쟁탈 및 무역마찰로 인해 ASIC 시장에로의 참여가 강화되어 왔다는 점 등을 들수있다. 집적화 기술은 매년 진보하여 지금은 100만개 이상의 트랜지스터를 집적할 수 있게 되었다. 따라서 지금까지 SSI/MSI를 사용해서 회로설계한 기능단위의 칩을 프린터 기판위에 조합시켜 시스팀을 구축해 왔으나, 앞으로는 하나의 칩위에 시스팀을 구성하는 시대로 변하고 있다. ASIC은 그 요청에 따라서 one-chip화의 개념에 따라서 만들어진 것으로서, 시장환경에 대단히 유익한 디바이스로 생각할 수 있다. 시스팀의 one-chip화의 실현결과 압도적으로 소형화, 경량화, 성자원화가 달성됨과 동시에 신뢰성 및 동작성능도 우수하게 되었다. ASIC기술은 현재 주류로 되어있는 게이트 어레이를 볼때, 개발비용은 크게 감소하여 개발기간도 논리회로가 완성된다면 3~4주 정도로 단축시킬수 있다. ASIC 설계에는 각 공정에 있어서 고도의 컴퓨터 지원설계가 채용되고 제조공정에서는 첨단의 프로세서 기술 등이 이용되므로 ASIC기술은 종합적인 첨단기술의 집약이라고 불러도 좋을것이다. 이러한 기술추세에 맞추어 전자통신 동향분석지 제3권 제1호(1988.3.)에 발표된 최신 ASIC기술동향의 후속편으로 ASIC에 관련된 중요용어 50개를 선정, 알파벳 순으로 나열하여 설명하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.72-72
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• 2015

메모리 반도체 세계 시장 점유율 1위 뿐만 아니라 국내 전체 산업 가운데 가장 중추적인 역할을 하는 반도체 산업의 지속적인 성장과 국가 경제의 발전을 위해서 소자 업체 뿐만 아니라 장비, 소재, 부품 산업의 동반 성장은 반드시 필요하다. 그 중에서 특히 소재, 부품 산업을 발전시키는 것이 국산 반도체 장비의 시장 점유율이 낮은 현 시점에서 가장 필요한 선택이다. 반도체 소재, 부품 산업의 발전을 위해서 제일 먼저 해야할 일은 영세한 국내 반도체 소재, 부품 산업을 활성화 시키는 것이며, 지속 적인 연구 개발, 성능 평가 방안 확보, 수요 업체와의 연계 방안 확보 등이 주요 현안이다. 반도체 소자 업체, 장비 업체에서 원하는 소재 및 부품의 성능을 만족하는 제품을 만들기 위해서는 우선 소재 및 부품의 기본 특성을 만족하는지에 대한 평가가 필요하고, 더 나아가서는 디바이스의 특성을 만족시켜줄 수 있는 한 단계 상향된 수요자의 요구 조건을 만족 시켜줄 수 있어야 한다. 본 연구에서는 그 중 특히 중요한 요소인 성능 평가에 대해서 논하고자 한다. 우선 반도체 공정용 소재에 대해서 살펴 보면 대표적인 반도체 소재로 증착용 Precursor, Photo Resistor, Sputter Target 등이 있다, 평가 방법으로는 ALD용 Precursor의 경우 대기 노출시 폭발, 화염 발생 등의 위험 요소를 안고 있어 특별한 주의가 요구 된다. PR이나 Sputter Target은 상대적으로 위험성은 적으며, 다양한 성능 평가 들이 가능하다. 다음으로 부품 평가에 대해서 살펴 보자. 본 원에서 가장 많이 진행된 부품 평가는 개발된 Pump의 성능 평가이다. 개발된 Pump는 1차적으로 KRISS 진공센터 에서 기본 Pumping 능력 평가를 실시하고, 다음으로 공정 평가를 실시한다. Pump마다 특성이 달라서 각 펌프의 성능 평가에 적합한 공정과 장비를 우선 선정하고 그에 합당한 공정을 진행하여 평가를 실시한다. 고 진공용인 Cryo Pump는 순수한 물질의 증착이 중요한 Metal Sputter 공정 장비에 장착하여 공정용 Gas를 흘리면서 Pump의 구동에 따른 성능 평가를 하고, 다음으로 실제로 Metal Sputter를 실시해서 Wafer에 증착된 물질의 특성을 확인한다. 다음으로 Turbo Pump의 경우 Etch 장비에 장착하여 Etch Uniformity, Etch Rate, By-product 배출 정도에 대해서 평가를 한다. Dry Pump는 비교적 공정 압력이 낮은 PECVD 공정 장비에서 평가를 진행 한다. 마지막으로 공정 진단, 챔버 상태 진단 등을 할 수 있는 별도의 부품 또는 장치로 PBMS, PCDS, OES 등의 평가에 대해서 논한다. 본 장치들은 실제 반도체 공정 장비와 환경에서 평가가 되어야지만 최종 사용자 입장에서 신뢰를 가지고 결과에 대해서 접근할 수 있다. 위에 논의된 장치들은 현재 공정 장비에 부착되어서 판매 되고 있는 것이 아니라 수요가 많지 않으나, 자체 성능 개선과 적합한 평가를 통해서 장치의 성능이 인정되면 300 mm 이상 Wafer 공정에서 반드시 필요한 실시가 공정 진단을 위해서 폭발적인 수요를 창출할 수 있으리라 본다.

• The Journal of Korean Association of Computer Education
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• v.16 no.3
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• pp.99-105
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• 2013

The FPGA-based emulation is an essential step in ASIC design for validation. For emulation with maximal frequency, it is crucial to understand the FPGA characteristics. This paper attempts to analyze the performance characteristics of the modern FPGAs from renowned vendors, Xilinx and Altera, with a case study utilizing various adders and MIPS CPU. Unlike the common wisdom, ripple-carry adder (RCA) does not utilize the inherent carry-chain inside FPGAs when structurally designed based on 1-bit adders. Thus, the RCA shows the inferior performance to the other types of adders in FPGAs. Our study also reveals that FPGAs from Xilinx exhibit different characteristics from the ones from Altera. That is, the prefix adder, which is optimized for speed in ASIC design, shows the poor performance on Xilinx devices, whereas it provides a comparable speed to the IP core on Altera devices. It suggests that error-prone manual change of the original design can be avoided on Altera devices if area is permitted. Experiments with MIPS CPU confirm the arguments.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2016.11a
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• pp.128-128
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• 2016

Cu 배선폭 미세화 기술은 반도체 디바이스의 성능 향상을 위한 핵심 기술이다. 현재 배선 기술은 lithography, deposition, planarization등 종합적인 공정 기술의 발전에 따라 10x nm scale까지 감소하였다. 하지만 지속적인 feature size 감소를 위하여 요구되는 높은 공정 기술 및 비용과 배선폭 미세화로 인한 재료의 물리적 한계로 인하여 배선폭 미세화를 통한 성능의 향상에는 한계가 있다. 배선폭 미세화를 통한 2차원적인 집적도 향상과는 별개로 chip들의 3차원 적층을 통하여 반도체 디바이스의 성능 향상이 가능하다. 칩들의 3차원 적층을 위해서는 별도의 3차원 배선 기술이 요구되는데, TSV(through-Si-via)방식은 Si기판을 관통하는 via를 통하여 chip간의 전기신호 교환이 최단거리에서 이루어지는 가장 진보된 형태의 3차원 배선 기술이다. Si 기판에 $50{\mu}m$이상 깊이의 via 및 seed layer를 형성 한 후 습식전해증착법을 이용하여 Cu 배선이 이루어지는데, via 내부 Cu ion 공급 한계로 인하여 일반적인 공정으로는 void와 같은 defect가 형성되어 배선 신뢰성에 문제를 발생시킨다. 이를 해결하기 위해 각종 유기 첨가제가 사용되는데, suppressor를 사용하여 Si 기판 상층부와 via 측면벽의 Cu 증착을 억제하고, accelerator를 사용하여 via 바닥면의 Cu 성장속도를 증가시켜 bottom-up TSV filling을 유도하는 방식이 일반적이다. 이론적으로, Bottom-up TSV filling은 sample 전체에서 Cu 성장을 억제하는 suppressor가 via bottom의 강한 potential로 인하여 국부적 탈착되고 via bottom에서만 Cu가 증착되어 되어 이루어지므로, accelerator가 없이도 void-free TSV filling이 가능하다. Accelerator가 Suppressor를 치환하여 오히려 bottom-up TSV filling을 방해한다는 보고도 있었다. 본 연구에서는 유기 첨가제의 치환으로 인한 TSV filling performance 저하를 방지하고, 유기 첨가제 조성을 단순화하여 용액 관리가 용이하도록 하기 위하여 suppressor만을 이용한 TSV filling 연구를 진행하였다. 먼저, suppressor의 흡착, 탈착 특성을 이해하기 위한 연구가 진행되었고, 이를 바탕으로 suppressor만을 이용한 bottom-up Cu TSV filling이 진행되었다. 최종적으로 $60{\mu}m$ 깊이의 TSV를 1000초 내에 void-free filling하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.408-408
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• 2012

반세기가 지나는 동안 우리는 반도체의 크기가 계속해서 작아지는 것을 경험해왔다. 반도체 디바이스들의 차원이 100 nm 이하로 작아지면서, 나노와이어나 나노튜브로 이루어진 나노 소자들은 필연적으로 양자효과[1] 같은 저차원효과가 나타나게 된다. 특히 1차원 반도체 구조에서는 전자상태 밀도의 변화에 수반되는 전자-포논의 상호작용이 감소되어 전자이동도가 증가할 것으로 예측되었고, 이러한 이동도의 증가는 그동안 나노와이어나 나노튜브의 전기 전도도 증가가 일어난 실험적 데이터를 설명하는 이론적 받침이 되었다[2]. 한편 일차원 반도체 구조 체에서는 채널의 저차원화에 따른 전기장의 불균일성이 심화되고 이로 인하여 벌크와 매우 다른 전기수송 특성이 나타날 수 있는데 이러한 점이 그동안 간과되어 왔다. 본 연구에서는 시뮬레이션을 통하여 양자효과를 배제한 정전기적인 저차원 효과만으로도 전기 전도도가 증가할 수 있음을 보이고자 한다. 우리는 푸아송 방정식과 표동-확산 방정식을 SILVACO사의 ATLAS 3D 시뮬레이터를 이용하여 풀었다. 이 시뮬레이션에 사용된 실리콘 나노와이어는 길이를 $2{\mu}m$로 고정시키고 다양한 정사각형 단면적을 가진 구조로 하였다. 여기서 정사각형의 한변을 10nm 에서 100 nm까지 변화시켰다. 실리콘 채널의 도핑농도가 $1{{\times}}1016cm-3$일 경우, 낮은 전압, 즉 < 0.5 V 이하 영역에서는 벌크와 같은 선형적인 전류-전압 특성이 나타나지만, 그 이상의 전압 영역에서는 전류-전압 그래프가 위로 휘어지며(super-linear) 전기전도도가 확연히 증가함을 알 수 있었다. 예를 들어 2 V에서는 벌크에 비하여 흐르는 전류가 2배나 더 향상되었다. 이런 비선형적인 성질은 높은 전압을 인가하였을 때 나노와이어 채널 전반에 걸쳐 charge neutrality가 깨지게 되고 전하밀도가 증가하여 전도도 증가가 일어나는 것으로 밝혀졌다. 이 결과는 기존의 나노선에서의 전기전도도 증가 현상을 설명할 수 있는 대안을 제공할 수 있다.