• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 춘계학술발표대회
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• pp.20.2-20.2
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• 2009

최근 무전해 식각법을 이용한 실리콘 나노와이어 합성이 다양한 각도에서 이루어지고 있다. 무전해 식각법을 통한 나노와이어 합성은, 단결정 실리콘 기판에 촉매를 올려 기판을 식각할 수 있는데, 이 방법을 이용하여 넓은 면적의 수직방향으로 배열된 10 ~ 300nm 지름의 단결정 실리콘 나노와이어를 합성할 수 있다. 본 연구에서는 무전해 식각법으로 boron이 도핑된 p-type실리콘 기판을 식각하여 실리콘 나노와이어를 합성하였고, 단일 나노와이어의 field-effect transistor(FET) 소자가 가지는 전기적 특성에 대하여 분석하였다. 특히 무전해 식각법을 이용하여 나노와이어를 합성할 때, 촉매로 사용되는 Ag particle이 나노와이어에 미치는 영향에 대해서 분석해 보았다. FET 소자의 게이트 절연막은 가장 일반적으로 사용되는 SiO2 (300nm)와 고유전체로 잘 알려진HfO2(80nm)를 사용하여 전기적 특성을 비교하여 보았다. 한편, HfO2 박막은 atomiclayer deposition(ALD)장비를 이용하여 증착하였다. 합성된 실리콘 나노와이어의 경우 X-ray diffraction(XRD)로 결정성을 확인하였으며, high-resolution transmission electron microscopy(HRTEM)으로 결정성 및 나노와이어의 표면 형태를 확인하였다. 전기적 특성은 I-V 측정을 통하여 Ion/Ioff ratio, 이동도, subthreshold swing, subthreshold voltage값을 평가하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 추계학술발표대회
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• pp.22.2-22.2
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• 2011

Si 나노와이어를 합성하는 다양한 방법들 중에서 Si 기판을 나노와이어 형태로 제작하는 무전해 식각법은 쉽고 간단하기 때문에 최근 많은 연구가 진행되고 있다. 무전해 식각법을 이용한 Si 나노와이어는 p 또는 n형의 전기적 특성을 갖는 Si 기판의 도핑농도에 따라 원하는 전기적 특성을 갖는 나노와이어를 얻을 수 있을 것이라는 기대가 있었지만 n형으로 제작된 나노와이어의 경우 식각에 의한 표면의 거칠기 때문에 그 특성을 나타내지 못하는 문제점을 가지고 있다. 본 연구에서는 무전해 식각법을 이용하여 p와 n형 나노와이어를 합성하고 field-effect transistors (FETs) 소자를 제작하여 각각의 특성을 구현하였다. 나노와이어와 절연막 사이의 계면 결함을 최소화하기 위하여 poly-4-vinylphenol (PVP) 고분자 절연막에 나노와이어를 삽입시킨 형태로 소자를 제작하였고, 특히 n형 나노와이어의 표면을 보다 평평하게 하기 위하여 열처리를 진행 하였다. 이렇게 각각의 특성이 구현된 나노와이어를 이용하여 soft-lithography 공정을 통해 complementary metal-oxide semiconductor (CMOS) 구조의 인버터 소자를 제작하였으며 그 전기적 특성을 평가하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.487.1-487.1
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• 2014

현재 전 세계 태양광 시장의 주류를 이루는 단결정 실리콘 태양전지의 효율적 한계를 뛰어넘기 위하여 여러 가지 기술적 구조적 시도들이 이루어지고 있다. 그 중 기존의 피라미드 형태의 텍스쳐링 표면 대신 나노와이어 형상을 가지는 태양전지 개발이 주목을 받고 있다. 실리콘 웨이퍼 표면에 나노와이어가 수직 배열되어 있거나 텍스쳐링 표면에 나노와이어 형상이 있을 경우 SiNx가 증착된 피라미드 텍스쳐링 표면보다 반사도가 월등히 낮아져 light trapping을 기대할 수 있어 태양전지 개발에 응용하기 위한 나노와이어 형상 최적화에 본 연구의 목적이 있다. 실리콘 나노와이어 합성법에는 여러가지 방법들이 있으나 본 연구에서는 비교적 짧은 시간과 상온에서 공정이 이루어지는 무전해 식각법을 이용하여 실리콘 나노와이어를 합성하였다. 무전해 식각법은 은 이온과 실리콘 사이에서 일어나는 산화-환원 반응이 나노와이어 합성의 주요 기전이기 때문에 균일한 나노와이어를 형성하기 위하여 균일한 은 박막 형성과 적절한 반응시간이 요구된다. 본 연구에서는 반응시간을 조절하여 나노와이어의 길이 변화와 반사도의 변화를 FE-SEM과 UV-Vis-NIR spectroscopy를 통하여 관찰하였고 그 결과 나노와이어가 실리콘 웨이퍼 표면에 수직 배열되어 있는 형태와 텍스쳐링 표면에 나노와이어 형상이 있는 경우 SiNx가 증착된 피라미드 텍스쳐링 표면에 비해 월등히 향상된 반사율을 얻을 수 있었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.93.2-93.2
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• 2018

최근 기후 변화 문제로 $CO_2$배출량 억제 정책에 따라 열전재료가 다양한 분야에 크게 주목 받고 있다. 열전 모듈은 전류를 흘려 온도차를 발생시키는 펠티어 효과와 온도차를 전력으로 변환하는 제백 효과를 이용한다. 열전발전용에 적용되는 상용 열전모듈의 경우, 열전소자의 접합부의 수는 수십 개 이상이다. 따라서 단 한 개의 접합 불량 열전소자가 모듈 전체의 열전성능에 큰 영향을 미친다. 현재 상용화 된 Bi-Te계 열전 모듈은 Bi-Te의 Te와 Sn계 솔더의 주성분인 Sn이 $250^{\circ}C$ 부근에서 취성의 Sn-Te계 금속 화합물을 형성한다고 알려져 있다. 이 때 생성된 Sn-Te 화합물은 열전모듈의 접합강도를 약화시키고 이로 인해 열전모듈의 접합 신뢰성을 크게 저하 시킬 수 있다. 이를 해결하기 위해 솔더와 소자 사이에 확산방지층이 적용되고 있으며, 이 중에서 니켈합금이 가장 널리 적용되고 있다. 니켈층을 형성시키는 방법 중에서, 무전해 도금법은 간단하게 열전소자 표면 위에 도금 층을 균일한 두께로 만들어 낼 수 있다. 하지만, 니켈 도금층과 Bi-Te 소자 간에 화학적 결함이 존재하지 않기 때문에, 무전해 니켈 도금층의 밀착성이 떨어진다. 이 때. 소자 표면에 거칠기 효과(anchor effect)를 부여하기 위해 물리적 샌딩법을 사용하는데 이 방법의 경우 소자에 크랙 같은 손상을 미쳐 열전모듈의 신뢰성 저하를 가져온다. 그러므로 거칠기 효과를 부여하면서 소자에 손상을 최소화하는 습식 식각법을 개발하여 Bi-Te계 열전소자의 표면 조도를 조절하고 무전해 Ni-P 도금을 실시하였다. 그리고 열처리 유무에 따른 열전모듈의 접합강도를 측정하였으며, 제작한 열전 모듈의 접합부 및 파단부의 계면 분석하여 무전해 Ni-P도금을 위한 습식식각법(wet etching법)에 대하여 검토하였다. N-type은 질산과 구연산의 혼합수용액에, P-type은 왕수에 습식 식각처리를 해서 적당히 표면 조도를 조절한 후에 EPMA로 분석을 해본 결과 니켈 도금층과 Bi-Te 소자 간에 anchor effect가 부여 된 것을 확인했다. 습식 식각에 의해서 제조된 열전모듈의 접합강도는 종래의 알루미나 샌딩법으로 제조한 열전모듈 보다 높은 접합강도를 나타내었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.79.1-79.1
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• 2012

Si 기판을 무전해 식각하여 나노와이어 형태로 합성하는 방법은 쉽고 간단하기 때문에 이를 이용한 소자 특성 연구가 많이 진행되고 있다. 하지만 이러한 방법으로 제작된 Si 나노와이어의 경우 식각에 의하여 나노와이어 표면이 매우 거칠어지기 때문에 고유의 특성을 나타내기 어려워 표면 특성을 제어 할 수 있는 연구의 필요성이 대두되고 있다. 본 연구에서는 무전해 식각법을 이용하여 p와 n형 나노와이어를 각각 합성하고 그 특성을 구현하기 위하여 표면조절을 진행하였다. 특히 n형 나노와이어의 경우 표면의 OH- 이온으로 인하여 n채널 특성이 제대로 나타나지 않기 때문에 열처리를 이용하여 표면을 보다 평평한 형태로 조절하여 향상된 전기적 특성을 얻을 수 있었다. 여기에 나노와이어와 절연막 사이의 계면 결함을 최소화 하기 위하여 poly-4-vinylphenol (PVP) 고분자 절연막에 나노와이어를 삽입시켜 나노와이어의 문턱전압 값을 조절하였다. 이를 바탕으로 complementary metal-oxide semiconductor(CMOS) 구조의 인버터 소자를 제작하였으며 p형 나노와이어가 절연막에 삽입된 정도에 따라 인버터의 midpoint voltage 값을 조절 할 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.35.2-35.2
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• 2011

나노와이어를 제작하는 많은 방법들 중에서 실리콘 기판을 무전해식각하여 실리콘 나노와이어를 제작하는 방법은 쉽고 간단하기 때문에 최근 많은 연구가 진행되고 있다. 무전해식각법을 이용한 실리콘 나노와이어 합성은 단결정 실리콘 나노와이어를 합성할 수 있고, p 또는 n형의 도핑 정도에 따라 원하는 전기적 특성의 기판을 선택하여 제작할 수 있다는 장점을 가지고 있다. 하지만 n형으로 도핑된 기판으로 나노와이어를 제작하였을 경우 식각으로 인한 나노와이어 표면의 거칠기로 인하여, 실제로는 n형 반도체 특성을 나타내지 않는 문제점을 가지고 있다. 따라서 본 연구에서는 무전해식각법으로 합성한 n형 나노와이어의 거칠기를 조절하고 filed-effect transistor (FET) 소자를 제작하여 나노와이어의 전기적 특성변화를 확인하였다. n형 나노와이어의 거칠기를 조절하기 위하여 열처리를 통해 표면을 산화시켰고, 열처리 시간에 따른 나노와이어 FET 소자를 제작하여 I-V 특성을 관찰하였다. 이때 절연막과 나노와이어 계면 사이의 결함을 최소화 하기 위하여 나노와이어를 poly-4-vinylphenol (PVP) 고분자 절연막에 부분 삽입시켰다. 나노와이어 표면의 거칠기는 high-resolution transmission electron microscopy (HRTEM)을 통하여 확인하였으며, 전기적 특성은 Ion/Ioff ratio, 이동도, subthreshold swing, threshold voltage 값 등을 평가하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.30.2-30.2
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• 2009

본 연구에서는 stamping법을이용하여 절연막에 실리콘 나노와이어를 embed시킨 field-effect transistor(FET) 소자의 전기적 특성에 대하여 분석하였다. Stamping법은 나노와이어를 이용한 소자를 제작하는데 있어 쉽고 경제적인 방법으로 최근 많이 사용되고 있는데, 이 방법을 이용하여 나노와이어를 절연막에 embed 시켰다. 이때, 사용한 실리콘 나노와이어는 무전해 식각법을 통하여 합성하였다. 식각 시간을 조절하여 나노와이어의 길이가 $100{\mu}m$ 정도가 되도록 하였고, 나노와이어의 지름은 정제를 통하여 20 ~ 200nm내로 조절하였다. FET 소자의 게이트 절연막은가장 일반적으로 사용되는 SiO2 (200nm)와 고분자 절연막으로 잘 알려진 poly-4-vinylphenol(PVP)를 사용하였다. 실리콘 나노와이어의 전기적 특성을 각각 SiO2무기 절연막에서의 non-embedded상태, PVP 유기 절연막에서의 embedded 상태에서 비교분석 하였다. 전기적 특성은 I-V 측정을 통하여 Ion/Ioff ratio, 이동도, subthreshold swing, threshold voltage값을 평가하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.25.1-25.1
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• 2010

본 연구에서는 절연막에 삽입시킨 실리콘 나노와이어 유연소자를 제작하고 그 소자의 전기적 특성을 분석하여 유연소자로서의 적합성을 평가하였다. 최근 반도체 및 디스플레이 등이 다양한 현장에 응용되면서 유연성을 이용한 소자의 필요성이 대두되고 있다. 이러한 요구를 바탕으로 나노와이어를 유연소자에 적용시키기 위하여 삽입방법을 이용하여 field-effect transistor(FET) 소자를 제작하였다. 유연소자의 기판으로는 polyimide(PI) 및 poly(ethylene 2,6 naphtahalate)(PEN)을 사용하였고, 절연막은 poly-4-vinylphenol(PVP)을 이용하였으며 이때, 나노와이어는 무전해 식각법으로 합성한 실리콘 나노와이어를 사용하였다. 이렇게 제작된 유연소자를 휨 상태 및 삽입된 정도에 따른 전기적 특성을 비교하였고 휨 테스트를 통하여 소자의 안정성을 분석하였다. 전기적 특성은 I-V 측정을 통하여 Ion/Ioff ratio, 이동도, subthreshold swing, threshold voltage값 등을 평가하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.36.2-36.2
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• 2011

최근 나노기술의 비약적인 발전을 바탕으로 그 동안 구현이 쉽지 않았던 마이크로-나노 단위의 생체모사(biomimetics) 기술이 큰 각광을 받고 있다. 그 중에서도 특히 연잎 효과(lotus-effect)로 대표되는 접촉각 $150^{\circ}$ 이상의 초소수성(superhydrophobicity) 표면 구현은 생물, 화학, 물질 등의 다양한 분야에 있어 큰 사용가치를 가지기 때문에 연구가 전세계적으로 활발히 진행되고 있다. 초소수성을 가지는 표면을 구현하기 위해서는 표면의 화학적인 조성을 변화시켜 표면의 거칠기를 증대시키는 방법과 표면에너지를 낮추는 방법으로 구분될 수 있으며, 이를 위해 표면에 나노구조체를 형성시켜 표면 거칠기를 증대시키는 방법과 silane 계열의 자가-형성 단일막(Self-assembled monolayer)을 코팅하여 표면에너지를 낮추는 방법이 사용되어 왔다. 그러나 표면에 나노구조체를 형성시키는 과정에서 비싼 공정 비용이 발생하며, 대면적 구현이 쉽지 않다는 단점이 있으며, silane 계열의 자가-형성 단일막의 경우에는 제거가 쉽지 않아 추후 다양한 소자에의 적용이 어렵다는 단점을 가지고 있다. 본 연구에서는 무전해 식각법(Aqueous Electroless Etching)을 이용하여 대면적으로 합성시킨 실리콘 나노와이어의 표면 산소 흡착 처리를 통해 $156^{\circ}$ 이상의 초소수성 표면을 구현하였다. 액상 기반으로 형성된 실리콘 나노와이어의 표면은 열처리 공정을 통해 OH-기에서 O-기로 치환되어 낮은 표면에너지를 가지게 되며, 낮아진 표면에너지와 산화과정에서 증대된 표면 거칠기를 통해 Wenzel-state의 초소수성 표면 성질을 보였다. 변화된 나노와이어의 표면 거칠기는 주사전자현미경 (FE-SEM)과 주사투과현미경 (HR-TEM)을 통해 관찰되었다. 또한, 나노와이어의 길이와 열처리 공정 조건에 따라 나노와이어의 표면을 접촉각 $0^{\circ}$의 초친수성(superhydrophilicity) 특성부터 접촉각 $150^{\circ}$ 이상의 초소수성 특성까지 변화시킬 수 있었으며, 나노와이어의 길이에 따라 표면 난반사율을 조절하여 90% 이상의 매우 높은 흡수율을 가지는 나노와이어 표면을 구현할 수 있었다. 이러한 산소 흡착법을 이용한 초소수성 표면 구현은 기존 자가-형성 단일막 코팅을 이용한 방법에 비해 소자 제작 및 활용에 있어 매우 유리하며, 바이오칩, 수광소자 등의 다양한 응용 분야에 적용 가능할 것으로 예상된다.

• 한국재료학회지
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• 제21권2호
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• pp.115-119
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• 2011

Si Nanowire (NW) field effect transistors (FETs) were fabricated on hard Si and flexible polyimide (PI) substrates, and their electrical characteristics were compared. Si NWs used as channels were synthesized by electroless etching method at low temperature, and these NWs were refined using a centrifugation method to get the NWs to have an optimal diameter and length for FETs. The gate insulator was poly(4-vinylphenol) (PVP), prepared using a spin-coating method on the PI substrate. Gold was used as electrodes whose gap was 8 ${\mu}m$. These gold electrodes were deposited using a thermal evaporator. Current-voltage (I-V) characteristics of the device were measured using a semiconductor analyzer, HP-4145B. The electrical properties of the device were characterized through hole mobility, $I_{on}/I_{off}$ ratio and threshold voltage. The results showed that the electrical properties of the TFTs on PVP were similar to those of TFTs on $SiO_2$. The bending durability of SiNWs TFTs on PI substrate was also studied with increasing bending times. The results showed that the electrical properties were maintained until the sample was folded about 500 times. But, after more than 1000 bending tests, drain current showed a rapid decrease due to the defects caused by the roughness of the surface of the Si NWs and mismatches of the Si NWs with electrodes.