• Proceedings of the Korea Multimedia Society Conference
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• 2004.05a
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• pp.57-60
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• 2004

오늘날 정보통신 기술의 급속한 발전과 함께 인터넷은 그 용도를 점차 넓혀가고 있으며 기존의 유선망에서 무선망을 이용한 무선데이터 서비스가 점차 활성화되고 있다. 현재 무선망에서 사용되는 프로토콜은 WAP(Wireless Application Protocol)이 가장 널리 사용되고 있다. 그런데 이 무선망에서 사용되는 무선 단말기의 낮은 데이터 전송속도 및 연산능력에 의하여 기존의 소프트웨어로 구현된 WAP으로는 기존 무선단말기의 성능 향상에 한계가 있다 특히 WAP의 한 계층인 WTLS(Wireless Transport Layer Security)는 보안의 기능을 담당하는 계층으로 복잡한 연산 과정을 수행한다 본 논문에서는 WTLS 프로토콜 중에서 실질적인 보안 서비스를 제공하는 레코드 프로토콜(record protocol)) 을 하드웨어 모듈로 구현함으로써 기존의 시스템과 비교하고 앞으로의 방안을 제안하고자 한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.12 no.2
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• pp.35-44
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• 2002

In this paper, an implementation method of RSA exponentiator based on Radix-$2^k$ modular multiplication algorithm is presented and verified. We use Booth receding algorithm to implement Radix-$2^k$ modular multiplication and implement radix-16 modular multiplier using 2K-byte memory and CSA(carry-save adder) array - with two full adder and three half adder delays. For high speed final addition we use a reduced carry generation and propagation scheme called pseudo carry look-ahead adder. Furthermore, the optimum value of the radix is presented through the trade-off between the operating frequency and the throughput for given Silicon technology. We have verified 1,024-bit RSA processor using Altera FPGA EP2K1500E device and Samsung 0.3$\mu\textrm{m}$ technology. In case of the radix-16 modular multiplication algorithm, (n+4+1)/4 clock cycles are needed and the 1,024-bit modular exponentiation is performed in 5.38ms at 50MHz.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2001.11a
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• pp.289-292
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• 2001

무선인터넷 접속 프로토콜의 사실상 국제표준이라 할 수 있는 WAP 프로토콜의 규격을 제정하는 WAP 포럼에서는 인증서 및 비밀키의 저장, 그리고 암/복호화 및 전자서명/검증 등의 연산을 지원하기 위한 무선인증모듈 규격을 정의하고 있다. 스마트카드로 구현되는 무선인증모듈의 사용 형태를 고려할 때, 다양한 플랫폼에서의 사용과 사용자의 이동성 지원, 그리고 무선인증모듈을 이용한 정보보호 특성 보장은 필수적인 요구조건이다. 본 논문은 무선인증모듈을 스마트카드로 구현함에 있어 멀티 애플리케이션을 지원하고, 기능 확장성을 보장하기 위한 PKCS #15 기반의 무선인증모듈 설계와 구현 결과를 보인다. 본 논문에서는 접촉형 스마트카드에 대한 국제규격인 ISO/IEC 7816 시리즈 규격을 준수한 설계를 보이고, 지수승 모듈러 연산을 하드웨어적으로 지원받아 RSA 1024 비트 암/복호화 및 전자서명/검증을 처리하는 결과를 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.16-18
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• 2001

DWT(Discrete Wavelet Transform) 연산을 하는데 있어서, 가장 많은 연산을 수행하는 부분은 계수(Coefficient)값과 입력값의 내적 연산을 하는 부분이다. 내적 연산을 효율적으로 줄이기 위해서 시스톨릭, 파이프라인, 병렬구조등이 연구되었으나, 이러한 기존의 방법들은 내적 연산에 들어가는 곱셈의 수는 줄이지 못했다. 본 연구에서 가산기 기반 분산연산을 이용하여 곱셈연산을 제거하고, 동일한 연산과정을 공유함으로써 가산기의 수를 최대한 줄일 수 있었다. 또한, 한 개의 1-레벨 분해 모듈을 재사용하기 위해서 스케줄링을 사용하였다. 그 결과 기존의 구조보다 게이트 수를 50%이상 줄일 수 있었으며, 속도의 향상을 얻을 수 있었다.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2003.06a
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• pp.276-279
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• 2003

본 논문에서는 블루투스 장비 간 암호화를 위해 사용되는 암호화 모듈의 설계 및 구현에 관한 내용을 다룬다. 암호화 모듈은 기저 대역내에 암호화 키 생성 모듈과 암호화 엔진 모듈로 구성된다. 암호화 키 생성 모듈은 Cylink사에서 제안한 공개 도메인인 SAFER+(Secure And Fast Encryption Routine) 알고리즘을 사용하여 128bit 키를 생성한다. 그 구성은 키 치환을 위한 치환 함수(key-controlled substitution)와 선형 변환을 위한 PHT(Pseudo-Hadamard Transform)와 Armenian Shuffle 변환기로 구성된다. 암호화 엔진 모듈은 전송 패킷내의 페이로드 데이터와 생성된 사이퍼 키 스트림 데이터와 XOR연산을 통하려 암호화를 행하며 그 구성은 LFSR (Linear Feedback Shift Register)와 합 결합기로 구성된다. 이 중 암호화 키 생성 모듈은 LM(Link Manager)의 PDU(Protocol Data Unit) 패킷을 통해 상호 정보가 교환되므로 암호화키를 생성하는데 있어 시간적 제약이 덜 하다. 따라서 본 논문에서는 변형된 SAFER+ 알고리즘 구현하는데 있어 치환 함수의 덧셈과 XOR, 로그, 지수연산을 바이트 단위의 순차 계산을 수행함으로써 소요되는 하드웨어 용량을 줄이도록 설계하였다. 본 논문에서 제시한 모듈은 블루투스 표준안 버전 1.1에 근거하여 구현하였으며 시뮬레이션 및 테스트는 Xilinx FPGA를 이용하여 검증하였다.

• Proceedings of the Korea Water Resources Association Conference
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• 2010.05a
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• pp.822-826
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• 2010

홍수피해저감 대책의 우선순위 결정은 시스템 차원에서 접근해야 한다. 홍수피해저감 사업을 분야별로 분리하여 분석하면 숲을 보지 못하고 산을 판단하는 오류를 범할 수 있다. 홍수피해 최소화를 위한 여러 전문 분야별 대안 분석도 중요하지만, 시스템 차원에서 홍수피해 저감 방안을 파악하고 대책을 수립해야 한다. 따라서 본 시스템의 개발 목적은 최적의 홍수피해저감 대책을 결정하는 데 있어 각각의 개별 정보를 공유하고, 의사결정 지원에 필요한 시스템을 구축하는 데 있다. 본 연구에서 제시한 홍수방어 대책 통합평가시스템은 수문학적 홍수분석 모형을 비롯하여 수리학적 홍수분석 모형, 의사결정지원 시스템이 통합되어 단일 시스템으로 구축되며 이를 위해서는 구체적인 사용자 요구파악과 관련 업무 프로세스 분석을 통한 전체적인 시스템 구조 설계가 중요하다. 홍수방어 대책 통합평가시스템의 핵심 요소는 1) GIS입력 모듈, 2) Fuzzy 알고리즘 모듈, 3) MCDA 알고리즘 모듈, 4) 결과표출 모듈 등 네 가지이다. 여기서 첫 번째 모듈은 GIS 입력 모듈로써 최적 방안 도출을 위한 빈도별 홍수터, 홍수심, 토지이용도 등과 같은 일련의 GIS 기초자료를 제공한다. 두 번째 단계는 퍼지화된 MCDA 모듈을 수행하기 위한 퍼지 알고리즘 및 퍼지 연산을 위한 내부 코딩이 이루어지는 단계로써 사용자 요구 사항에 따른 연산이 가능하다. 세 번째 단계는 최적 방안을 모색하는 MCDA 알고리즘과 연산 수행을 위한 세부 모듈로 구성됐다. 마지막 네 번째 단계는 모형과 DB간의 연계절차로써 사용자가 직접 운영하는 GUI 부분으로써 사용자의 요구 사항을 비롯하여 모형의 특징을 Matlab 프로그램으로 각각의 화면을 디자인한다. 이 단계에서는 모형을 수행하기 위한 DB가 구축되며 사용자의 요구에 의한 맞춤형 분석이 가능하도록 구성됐다. 통합시스템을 통한 의사결정과정의 합리성은 선택된 최적의 홍수저감대책의 사회 경제적 수용성은 물론 의사결정과정의 투명성을 높일 수 있을 것이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2008.04a
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• pp.347-350
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• 2008

모듈라 뱀형 로봇은 고장에 대한 강인성과 환경에 유연한 이동 특성을 가지고 있으나, 제어가 어렵다는 단점이 있다. 진화연산을 로봇에 이용한 많은 연구가 진행되어 왔지만, 어떤 기법의 진화연산이 문제에 더 적합하고, 높은 성능을 얻을 수 있는지에 대한 비교는 거의 이루어지지 않고 있다. 본 논문은 두 가지 대표적인 진화기법인 GA와 GP를 이용하여 모듈라 뱀형 로봇의 이동 제어를 수행하였다. 대상 로봇은 H/W로 구현이 가능한 실제 모듈로 구성되었고, Webots을 사용하여 시뮬레이션 실험을 수행하였으며, GA와 GP 기법에 의한 결과를 비교 분석하였다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.9 no.1
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• pp.135-146
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• 1999

Most public key cryptosystems are constructed based on a modular exponentiation, which is further decomposed into a series of modular multiplications. We design a new systolic array multiplier to speed up modular multiplication using Montgomery algorithm. This multiplier with simple circuit for each processing element will save about 14% logic gates of hardware and 20% execution time compared with previous one.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.538-540
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• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.