• Journal of Korea Game Society
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• v.19 no.4
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• pp.97-108
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• 2019

Recently interests in voice game commands have been increasing due to the diversity and convenience of the input method, but also by the distance between commands. The command distance is the phonetic difference between command utterances, and as such distance increases, the recognition rate improves. In this paper, we propose an IP(Integer Programming) modeling of the problem which is to select a combination of commands from given candidate commands for maximizing the average distance. We also propose a SA(Simulated Annealing)-based algorithm for solving the problem. We analyze the characteristics of our method using experiments under various conditions such as the number of commands, allowable command length, and so on.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10d
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• pp.655-657
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• 2002

메모리 반납(deallocation) 명령어는 프로그램에게 할당된 힙 셀(heap cell)을 반납하는 명령어로 힙 사용량을 낮추어 주지만, 잘못된 반납으로 인해 심각한 오류를 일으킬 수 있다. 본 논문에서는 재귀적인 자료구조(recursive data structure),를 안전하게 반납하는 명령어를 삽입하는 알고리즘을 제시한다. 메모리의 모양새를 분석하고 나중에 쓰이지 않을 힙 셀들을 추정하여 반납 명령어를 삽입한다. 분석시 요약 수준을 적절히 조절함으로써 빠르면서도 정확하게 분석한다. 또한, 실행시간에 부가적인 정보를 전달하여 일찍 힙 셀을 반납할 수 있도록 한다. 제시한 알고리즘으로 메모리 반납을 하지 않는 프로그램에 반납 명령어를 삽입하여 전체 메모리 할당량의 5.2-98.7%를 반납할 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.544-546
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• 2004

조건부 실행 명령어는 분기명령어의 사용을 줄여 분기 명령어 예측 실패로 인한 프로세서의 성능 저하를 막을 수 있다. 하지만 조건부 실행 명령어는 순차적 프로세서를 위하여 설계되었기 때문에, 고성능 비순차적 프로세서에서는 적용할 수 없었다. 본 논문에서는 기존의 슈퍼스칼라 프로세서 구조를 최소한의 변경을 통하여 조건부 실행 명령어의 비순차 실행을 지원하는 구조를 제안한다. 또한 제안된 구조를 시뮬레이션 할 수 있는 시뮬레이터를 작성 성능을 검증하였다. 그 결과 제안된 구조를 통하여 프로세서의 성능을 27% 이상 향상시킬 수 있다

• Journal of IKEEE
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• v.12 no.2
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• pp.118-123
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• 2008

The Khronos group releases OpenGL ES 2.0 API specification bringing streamlined shader programming to graphics processor of embedded system. For this reason, the mobile devices have need of graphics processor for supporting a OpenGL ES 2.0 API. We need to extend instruction`s length to support OpenGLES 2.0 API, so it needs more memory size. In this paper, we propose a new instruction format that offers availability for use the instructions. This proposed instruction adopt a variable length method and unit instruction architecture. This proposed instruction architecture that support to OpenGLES 2.0 API has consist of 32bit unit instructions up to 4 which can be combined for embellishing each other. Therefore, it can execute flexible instruction combination and reduce waste of instruction fields.

• The KIPS Transactions:PartA
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• v.9A no.2
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• pp.231-240
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• 2002

This paper proposes balancing scheduling effort more evenly between the compiler and the processor, by introducing independently scheduled VLIW instructions. Aggressively Packed VLIW (APVLIW) processor is aimed specifically at independent scheduling Very Long Instruction Word(VLIW) instructions with dependency information. The APVLIW processor independently schedules earth instruction within long instructions using functional unit and dynamic scheduler pairs. Every dynamic scheduler dynamically checks far data dependencies and resource collisions while scheduling each instruction. This scheduling is especially effective in applications containing loops. We simulate the architecture and show that the APVLIW processor performs significantly better than the VLIW processor for a wide range of cache sizes and across various numerical benchmark applications.

• The Bulletin of The Korean Astronomical Society
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• v.35 no.1
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• pp.45.2-45.2
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• 2010

한국천문연구원은 한국우주전파관측망(Korean VLBI Network, KVN)에서 시험 운영 중인 한일공동VLBI상관기(Korea-Japan VLBI Correlator, KJJVC)의 핵심인 VLBI상관 서브시스템(VLBI Correlation Subsystem, VCS)을 제어하기 위해 CCS(Correlation Control Software)를 개발하였다. CCS는 명령어의 문법 검사를 하고, VCS와 TCP/IP 소켓으로 통신하여 명령어와 응답(reply)을 주고받으며, VCS의 실시간 요청에 대응하여 입력 지연 파라미터(delay parameter)를 자동으로 전달하는 소프트웨어이다. CCS는 사용자의 명령어를 local UNX FIFO를 통하여, 명령줄(Command Line)로 전달받고, 이러한 명령어들의 조합을 쉘 스크립트로 묶는 형태로 구성 되어있다. 그러나, 이렇게 명령어의 조합을 직접 편집하여 구성할 때, 입력할 명령어나 지연 파라미터의 구성이 복잡해지면, 스크립트에 필요한 명령이 문법에 맞지 않게 사용되거나, 일부 명령어가 누락될 수 있는 위험이 있다. 이러한 오류를 차단하고 작업 효율을 높이기 위하여, 상관 처리의 전체 운용 및 제어를 통합적으로 할 수 있는 사용자 인터페이스가 필요하다. 이를 위하여 KJJVC의 운용 및 제어를 위한 GUI를 설계하고 제작하였다. 개발된 GUI는 Python 언어를 기반으로 하는 wxPython 패키지를 사용하였으며, 사용자(Operator)가 명령어 문법이나 순서를 확인할 필요 없이, 관측 정보와 관측국 정보, 기록 매체 정보만 가지고 손쉽게 명령어의 조합을 생성해 주며, 시스템 초기화와 각종 정보의 입력이 직관적으로 이루어질 수 있도록 해 준다. 본 연구에서는 개발된 GUI의 설계 및 개발 과정과 시험운영에 대해 소개한다.

• Journal of KIISE:Computing Practices and Letters
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• v.13 no.5
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• pp.241-251
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• 2007

Energy consumption in the instruction cacheaccounts for a significant portion of the total processor energy consumption. Therefore, reducing energy consumption in the instruction cache is important in designing embedded processors. This paper proposes a method for reducing dynamic energy consumption in the instruction cache by partitioning it to smaller (less energy-consuming) sub-caches. When a request comes into the proposed cache, only one sub-cache is accessed by utilizing the locality of applications. By contrast, the other sub-caches are not accessed, leading todynamic energy reduction. In addition, the proposed cache reduces dynamic energy consumption by eliminating the energy consumed in tag matching. We evaluated the energy efficiency by running cycle accurate simulator, SimpleScalar. with power parameters obtained from CACTI. Simulation results show that the proposed cache reduces dynamic energy consumption by $37%{\sim}60%$ compared to the traditional direct-mapped instruction cache.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.11B
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• pp.1939-1947
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• 2000

본 논문에서는 명령어의 효율적인 페치를 위해 분기 타겟 주소 전체를 사용하지 않고 캐쉬 메모리(cache memory) 내의 적은 비트 수로 인덱싱 하여 한 클럭 사이클 안에 최대 4개의 명령어를 다음 파이프라인으로 보내줄 수 있는 방법을 제시한다. 본 프리페치 유닛은 크게 나누어 3개의 영역으로 나눌 수 있는데, 분기에 관련하여 미리 부분적으로 명령어를 디코드 하는 프리디코드(predecode) 블록, 타겟 주소(NTA : Next Target Address) 테이블 영역을 추가시킨 명령어 캐쉬(instruction cache) 블록, 전체 유닛을 제어하고 가상 주소를 관리하는 프리페치(prefetch) 블록으로 나누어진다. 사용된 명령어들은 SPARC(Scalable Processor ARChitecture) V9에 기준 하였고 구현은 Verilog-HDL(Hardwave Description Language)을 사용하여 기능 수준으로 기술되고 검증되었다. 구현된 프리페치 유닛은 명령어 흐름에 분기가 존재하더라도 단일 사이클 안에 4개까지의 명령어들을 정확한 예측 하에 다음 파이프라인으로 보내줄 수 있다. 또한 NTA를 사용한 방법은 같은 수의 레지스터 비트를 사용하였을 때 BTB(Branch Target Buffer)를 사용하는 방법과 비교하여 2배정도 많은 개수의 분기 명령 주소를 저장할 수 있는 장점이 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.636-638
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• 2000

제어 독립성(Control Independence)은 슈퍼스칼라 프로세서에서 명령어 수준 병렬성(Instruction-Level Parallelism)을 향상시키기 위한 중요한 요소로 작용하고 있다. 분기 예상기법(Branch Prediction Mechanism)에서 잘못 예상될 경우에는 예상한 분기 방향의 명령어들을 제거하고 올바른 분기 방향의 명령어들을 다시 반입하여 수행해야 한다. 본 논문에서는 컴파일 시 프로파일링을 통한 정적인 방법과 프로그램상의 제어 흐름을 통해 동적으로 제어 독립적인 명령어를 탐지함으로써 분기 명령어의 잘못된 예상으로 인해 제거되는 명령어를 효과적으로 감소시켜 프로세서의 성능을 향상시키는 메커니즘을 제안한다. SPECint95 벤치마크 프로그램에 대해 기존의 방법과 본 논문에서 제안한 방법 사이의 사이클 당 수행된 명령어 수를 분석한 결과, 4-width 프로세서에서 4%~6%, 8-width 프로세서에서 11%~18%, 16-width 프로세서에서 15%~17%의 성능 향상을 보이고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.639-641
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• 2000

슈퍼스칼라 프로세서는 성능향상을 위해 명령어 반입 폭과 이슈 폭을 증가시키고 있다. 최근 여러 논문들에서 데이터 종속성을 제거하기 위해서 명령어의 결과 값을 예상하는 메커니즘이 연구되었다. 그러나 그러한 예측기들은 예상한 명령어의 실제 결과 값으로 예상 테이블을 갱신하기 전에 그 명령어를 다시 예상할 때 예상 실패율이 증가하여 프로세서의 성능을 감소시킨다. 본 논문에서는 비 순서적(out-of-order)으로 이슈 및 실행하는 프로세서에서 예상 적중율을 향상시키기 위해 명령어 반입 시 결과 값을 예상하는 동시에 예측기 테이블을 모험적으로 갱신(Speculative update)하는 하이브리드 결과 값 예측기를 제안한다. 본 논문에서 제안한 모험적 갱신이 예상 적중률을 향상시킬 수 있음을 보이기 위해 SimpleScalar 3.0 툴 셋을 사용하여 SPECint95 벤치마크 프로그램에서 명령어를 예상한 후 결과가 구해져서 예상테이블을 수정하기 전에 그 명령어를 다시 예상하는 빈도수를 측정하였다.