• The Journal of the Korea Contents Association
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• v.14 no.3
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• pp.22-32
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• 2014

Recently, GPGPU has been widely used for general-purpose processing as well as graphics processing by providing optimized hardware for parallel processing. Memory system has big effects on the performance of parallel processing units such as GPU. In the GPU, hierarchical memory architecture is implemented for high memory bandwidth. Moreover, both memory address coalescing and memory request merging techniques are widely used. This paper analyzes the GPU performance according to various memory organizations. According to our simulation results, GPU performance improves by 15.5%, 21.5%, 25.5%, 30.9% as adding 8KB L1, 16KB L1, 32KB L1, 64KB L1 cache, respectively, compared to case without L1 cache. However, experimental results show that some benchmarks decrease performance since memory transaction increases due to data dependency. Moreover, average memory access latency is increased as the depth of hierarchical cache level increases when cache miss occurs significantly.

• Journal of Korea Multimedia Society
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• v.2 no.1
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• pp.80-88
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• 1999

In this paper, we propose a Special Memory for Graphics(SMGRA) which accelerates memory access time for graphics operations. The SMGRA has a rectangular array memory architecture which has already proposed by Whelan to process pixels in the rectangle area simultaneously, but the SMGRA should improve address decoding time and reduce the number of address pins by using address multiplexing scheme. The SMGRA has a Z-value comparator in the DRAM which is to convert read-modify-write Z buffer into single-write only operation that improves approximately 50% frame buffer access bandwidth.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.78.1-78.1
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• 2012

비 휘발성 저항 메모리소자인 resistance random access memory (ReRAM)는 빠른 동작특성과 저 전압 특성을 나타내고 비교적 간단한 소자구조로 고집적화에 유리하여 기존의 DRAM과 flash 메모리, SRAM 등이 갖고 있는 한계를 극복할 수 있는 차세대 메모리소자로써 각광받고 있다. 현재, 이성분계 산화물, 페로브스카이트 산화물, 고체 전해질 물질, 유기재료 등을 응용한 저항 메모리소자에 대한 연구가 활발히 진행되고 있다. 그 중 ZnO 를 기반으로 하는 amorphous InGaZnO (a-IGZO) 박막은 저온에서 대면적 증착이 가능하며 다른 비정질 재료에 비해 높은 전하 이동도를 갖기 때문에 박막트랜지스터 적용 시 우수한 전기적 특성을 나타낸다. 또한 빠른 동작특성과 높은 저항 변화율을 보이기 때문에 ReRAM에 응용 가능한 재료로써 기대되고 있다. 본 연구에서는 MOM(metal/oxide/metal) 구조를 기반한 TiN/a-IGZO/ITO 구조의 소자를 제작하여 저항 메모리 특성을 평가하였다. IGZO 박막은 radio frequency (RF) sputter 를 이용하여 ITO/glass 기판 위에 증착하였다. MOM 구조를 위한 상부 TiN 전극은 e-beam evaporation 을 이용하여 증착하였다. 제작된 저항 메모리소자는 안정적인 unipolar resistive switching 특성을 나타내었으며, TiN 상부전극과 IGZO 계면 간의 Transmission Electron Microscopy (TEM) 분석을 통해 전압 인가 후 전극 금속 물질의 박막 내 삽입으로 인한 금속 필라멘트의 형성을 관찰 할 수 있었다. 합성된 박막의 형태와 결정성은 Scanning electron microscope (SEM)와 X-ray Diffraction (XRD)을 통해 평가 하였으며, 제작된 소자의 전기적 특성은 HP-4145 를 이용하여 측정하고 비교 분석하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.621-623
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• 2000

클러스터를 구성하는 단위 노드로 SMP가 새로운 대안으로 시장에 등장하였다. 이러한 멀티프로세서 클러스터(CLUMP)는 하나의 시스템에 다중 메모리 구조를 가지는데, CLUMP가 가지는 다중 메모리 구조를 효과적으로 사용하기 위해서 본 논문에서는 중첩된 병렬화 프로그램 모델을 제안하였다. 중첩된 병렬화 모델은 중첩된 루프 레벨의 병렬화, 중첩된 태스크 레벨의 병렬화, 그리고 다중 중첩된 병렬화로 나뉜다. 본 논문에서는 중첩된 루프 레벨의 병렬화를 실험대상으로 하여 그 성능을 평가하고 단일 메모리 구조의 병렬화 프로그램과 성능을 비교하였다. 실험 결과 시험한 중첩된 병렬화 모델이 단일 메모리 구조의 병렬화 프로그램에 비하여 좋은 성능을 나타내었지만, 실험대상이 된 루프 레벨 병렬화의 잠재적인 특징으로 인해 실행에 참여하는 노드 수가 많아질수록 성능 향상 폭이 감소하는 결과를 보였다. 프로그램의 성능 향상 폭과 확장성은 문제 크기가 클수록 좋은 특성을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1687-1690
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• 2005

플래시 메모리는 비휘발성 메모리로서 데이터 접근 속도가 빠르고 전력 소비가 적으며 가볍고 충격에 강한 특징을 가지고 있다. 최근 플래시 메모리의 가격이 저렴해지고 용량은 커져가고 있기 때문에 대용량의 멀티미디어 파일의 저장 장치로서 플래시 메모리의 사용이 증가할 것으로 보인다. 본 논문에서는 플래시 메모리를 위한 멀티미디어 파일 시스템의 구조 설계를 기술한다. 주요 특징으로는 i-node 를 데이터 블록과 분리된 i-node 영역에 로그 방식으로 기록하고, 삭제 연산이 잦은 i-node 영역을 이동할 수 있게 하여 마모도 평준화를 고려하였다. 파일의 데이터 블록은 멀티미디어 응용 프로그램의 특징을 고려하여 인덱스화된 이중 연결 리스트 구조로 관리한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.295-295
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• 2011

전하 저장 층으로 사용된 산화막-실리콘-산화막의 경우 낮은 전압에서 큰 메모리 윈도우를 가짐으로써 비휘발성 메모리에의 가능성을 확인시켜줬다. 하지만, 나쁜 전하지속시간 특성으로 인한 문제점이 있다. 따라서 이를 개선시키기 위하여 터널링 층의 두께를 증가시키고 산화막-실리콘-산화막-실리콘-산화막의 다층 구조를 이용하여 메모리 윈도우 특성의 향상 뿐만 아니라, 전하지속시간 역시 향상 시켰다. 이를 통해 산화막-실리콘-산화막-실리콘-산화막 구조의 비휘발성 메모리를 SOP 디스플레이에 적용할 수 있을 것으로 기대한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.61-64
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• 2024

최근 고성능 컴퓨팅 장치의 수요 증가와 함께, 메모리 내에 연산을 가능하게 하는 하드웨어 구조가 새로이 발표되고 있다. 본 논문은 기존 DRAM 에 계산 유닛을 통합하는 새로운 메모리 내 연산 구조를 제안한다. 특히, 데이터 집약적인 합성곱 신경망 작업을 위해 최적화된 이 구조는 기존 메모리 구조를 사용하면서도 기존 구조에 분기를 추가함으로서 CNN 연산의 속도와 에너지 효율을 향상시킨다. VGG19, AlexNet, ResNet-50 과 같은 다양한 CNN 모델을 활용한 실험 결과, PINN 아키텍처는 기존 연구에 비해 최대 2.95 배까지의 성능 향상을 달성할 수 있음을 확인하였다. 이러한 결과는 PINN 기술이 저장 및 연산 성능의 한계를 극복하고, 머신 러닝과 같은 고급 어플리케이션의 요구를 충족시킬 수 있는 방안임을 시사한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.40-42
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• 2014

최근의 컴퓨터 시스템은 멀티 코어를 기반으로 병렬성 향상을 추구 하고 있지만 코어의 개수가 증가함에 따라 메모리가 새로운 병목 지점으로 지적되고 있다. 메모리 시스템은 가상 메모리, 물리 메모리, 뱅크 메모리 3계층으로 나눌 수 있으며, 각 계층은 상호연관 관계가 있어서 분석하기에 어려움이 있다. 본 논문에서는 이를 위해 계층 구조를 지원하는 시뮬레이터를 제안한다. 제안하는 시뮬레이터는 총 5개의 구성 요소로 이루어져 있으며, CPU 개수, 캐시 정책, 뱅크 개수등 다양한 설정을 지원한다. 또한 시뮬레이터를 통하여 운영체제 수준의 물리 메모리 관리자가 메모리 접근 지연에 영향이 있음을 보인다.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.217-220
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• 2013

기존 플래시 메모리의 물리적 한계를 극복하여 저전압, 저전력 비휘발성 메모리 소자를 얻기 위해서는 터널링 장벽 제어가 필수적이며, 저유전체와 고유전체를 적층한 VARIOT 구조는 터널링 장벽 제어에 매우 효과적이다. 우리는 비평형 그린함수 방법을 이용하여 전자 수송을 계산함으로써, VARIOT 구조가 기존의 단일 유전층 구조에 비해 비휘발성 메모리 관점에서 얼마나 향상되었는지를 분석하고, 터널링 장벽 제어에 있어 고유전체가 가져야 할 가장 유리한 조건을 찾아내었다. 또한 유효질량이 에너지 장벽(유전층)의 전계 민감도와 거의 무관함을 보임으로서 시뮬레이션 결과가 합리적임을 증명하였다.