• Proceedings of the Korea Information Processing Society Conference
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• 2020.11a
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• pp.564-567
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• 2020

본 논문은 공학계열 학생들이 어셈블리 프로그래밍을 통해 x86 프로세서를 학습하는 교육 과정을 소개한다. 이 교육 과정은 어셈블리 프로그래밍을 통해 가상머신에서 프로그램을 실행시켜 학생들이 전공 교과 과정에서 학습한 마이크로프로세서 이론의 이해를 향상시키도록 도와준다. 작성된 어셈블리 파일은 NASM 을 이용하여 컴파일 되고, VMware 의 Workstation Player 가 컴파일러에 의해 생성된 바이너리 파일을 실행시키기 위해 사용되었다. 교육 과정은 마이크로프로세서 이론 수업에 맞추어 과제가 학생에게 주어지고, 학생들은 이론 수업의 이해를 바탕으로 결과물을 완성하고 이를 직접 시연하여 평가받았다.

• Digital Contents
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• no.7 s.86
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• pp.70-73
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• 2000

1Kbit DRAM, 최초의 마이크로프로세서 Intel 4004가 1970년대 처음으로 세상에 나온지 약 30년이 경과되었다. 4004는 4비트 프로세서로 집적 트랜지스터 수 2,300개, 동작 주파수 750KHz, 16핀으로 내장되었다. 이 시점에서 누가 현재의 고성능 프로세서의 출현을 예측이나 했을까 4비트에는 있는데, 하나의 프로세서가 한개의 침에 탑재되어 실용화되어, 원칩 프로세서가 스타트를 끊었던 것이다. 오늘날의 DEC Alpha21264에는 1,520만개의 트랜지스터를 집적해서 600Mhz 587핀으로 내장되었다. 이러한 발전의 원동력은 반도체 집적회로의 기술의 비약적인 발전은 물론, 계산기 아키텍처, 컴파일러, OS등을 완수하는 역할도 대단히 크다. 본 원고에서는 주로 1990년대의 계산기 아키텍처의 변천을 살펴보고 향후 10년의 발전을 전망하려 한다.

• Journal of the Korea Society of Computer and Information
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• v.12 no.5
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• pp.103-112
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• 2007

In this paper, we implement a hypervisor that runs multiple uC/OS-II real-time kernels on one microprocessor. The hypervisor virtualizes microprocessor and memory that are main resources managed by uC/OS-II kernel. Microprocessor is virtualized by controlling interrupts that uC/OS-II real-time kernel handles and memory is virtualized by partitioning physical memory. The hypervisor consists of three components: interrupt control routines that virtualize timer interrupt and software interrupt, a startup code that initializes the hypervisor and uC/OS-II kernels, and an API that provides communication between two kernels. The original uC/OS-II kernel needs to be modified slightly in source-code level to run on the hypervisor. We performed a real-time test and an independent computation test on Jupiter 32-bit EISC microprocessor and showed that the virtualized kernels run without problem. The result of our research can reduce the hardware cost, the system space and weight, and system power consumption when the hypervisor is applied in embedded applications that require many embedded microprocessors.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.261-266
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• 2007

내장형 시스템에 보다 강력한 성능이 요구됨에 따라 내장형 마이크로 프로세서는 보다 깊은 파이프라인을 채택하고 있다. 따라서, 내장형 마이크로 프로세서는 보다 정확한 분기 예측기를 필요로 하고 있다. 이러한 상황에서 분기 예특기의 구조, 성능 및 전력 소모와 전체 시스템의 전력 소모 사이의 trade-off를 분석하는 것은 매우 중요하다. 내장형 환경에서 시스템의 전력 소모는 설계 시 매우 중요하게 고려되어야 한다. 특히 내장형 시스템의 요구사항은 동작할 응용 프로그램에 의하여 규정되고, 전력 소모도 응용프로그램의 구조와 강하게 연관되어 있다. 본 논문의 목표는 내장형 환경에서 성능-전력 공간에서 분기 예측기를 분석하는 기법을 제시하는 것에 있다. 이를 통하여, 분기 예측기 테이블의 성능-전력을 고려한 최적화된 크기를 찾을 수 있다. 이러한 목표는 수학적 모델링을 통한 정량적 예측의 수행 및 시뮬레이션 결과와의 비교를 통한 수학적 모델링의 검증의 과정을 통하여 이루어진다. 결과는 우리의 수학적 모델이 성능-전력 공간에서 분기 예측기 테이블의 최적화된 크기 결정의 해법을 제공하고 있음을 보여주고 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.11C
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• pp.148-156
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• 2001

This paper proposed embedded application-specific microprocessor(YS-RDSP) whose structure has an additional DSP processor on chip. The YS-RDSP can execute maximum four instructions in parallel. To make program size shorter, 16-bit and 32-bit instruction lengths are supported in YS-RDSP. The YS-RDSP provides programmability. controllability, DSP processing ability, and includes eight-kilobyte on-chip ROM and eight-kilobyte RAM. System controller on the chip gives three power-down modes for low-power operation, and SLEEP instruction changes operation statue of CPU core and peripherals. YS-RDSP processor was implemented with Verilog HDL on top-down methodology, and it was improved and verified by cycle-based simulator written in C-language. The verified model was synthesized with 0.7um, 3.3V CMOS standard cell library, and the layout size was 10.7mm78.4mm which was implemented by using automatic P&R software.

• ETRI Journal
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• v.10 no.3
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• pp.36-48
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• 1988

본 논문에서는 부동소숫점연산 프로세서들의 최근 동향을 설명하면서 부동소숫점 연산기의 중요성을 강조하고, 한국전자통신연구소 프로세서구조연구실에서 개발하고 있는 HARP(High-performance Architecture for RISC type Processor)의 개발전략에 따른 부동소숫점 연산기(Floating-Point Unit : FPU)의 구조를 정의한다. 또한 HARP FPU의 설계구현을 마이크로 구조측면에서 설명한다. HARP의 CPU와 동일 칩상에 구현될 HARP FPU는 고유의 구조를 가지며 모든 부동소숫점 연산은 IEEE-754 표준을 따른다. HARP FPU는 고속의 부동소숫점 연산 유니트이며, HARP의 IPU(Integer Processing Unit)와는 독립적으로 동작되도록 설계되어서 HARP CPU의 전체적인 파이프라인 기능에 가능한 한 페날티를 주지 않도록 동작된다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.16 no.3
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• pp.19-27
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• 1979

Microprocessor based digital filter was designed rising focus number system in order to increase the multiplication speed of microprocessor program. Addition and subtraction program was treated using look up table. The sampling speed was improved up to 500 samples per seconds on the third-order low- Pass digital filters.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.303-314
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• 1997

계산능력이 제한된 8비트 마이크로프로세서에 적합하도록 모든 기본 연산을 8비트 단위로 처리하는, 블록 크기는 64비트, 키 크기는 128비트인, Feistel 구조의 블록 암호 알고리즘을 제시한다. 이 알고리즘의 안전도는 잘 알려진 two-key triple-DES[ANSI86]나 IDEA[Lai92]와 비견할 만하며, 처리속도는 single-DES[NBS77]보다도 10∼20배 빠르다. 본 논문에서는 이 알고리즘의 설계원칙 및 안전성 분석에 대하여 설명하였고, 다른 알고리즘과의 통계적 특성 및 성능에 대해서도 비교하였다.

• Proceedings of the KIEE Conference
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• 2006.07d
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• pp.1897-1898
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• 2006

과거에는 하나의 제어시스템을 구축하기 위해서는 여러 개의 주변소자를 접목시켜서 구현해 왔다. 하지만 근래에 들어서 소형화, 간략화를 통해 계속해서 원 칩 마이크로프로세서의 사용이 늘고 있는 실정이다. 본 논문에서는 고성능의 원 칩 마이크로프로세서 및 Digital Signal Processor인 TMS320F2812를 이용하여 구동회로를 간략화 하여 3상모터 구동시스템을 구성하고 PI제어 알고리즘을 이용하여 3상 유도전동기의 속도제어 시스템을 구현하였다.

• Proceedings of the KIEE Conference
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• 2005.07a
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• pp.887-889
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• 2005

과거 하나의 시스템을 구축하기 위해서는 여러 개의 주변소자를 접목시켜서 구현해 왔다. 하지만 근래에 들어서 소형화, 간략화를 통해 계속해서 원 칩 마이크로프로세서의 사용이 늘고 있는 실정이다. 본 논문에서는 원 칩 마이크로프로세서인 TMS320F2812의 PWM기능을 이용하고, QEP의 기능을 이용해서 모터에서 출력되는 엔코더 값으로부터 속도를 계측하여 PID 제어이론을 바탕으로 DC 모터의 속도를 제어하였다.