• 전자공학회논문지A
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• 제33A권2호
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• pp.96-113
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• 1996

고농도로 붕소가 도핑된 실리콘층 내에 존재하는 부정합 전위는 웨이퍼 가장자리에서 발생됨을 알았으며, 이 층을 도핑되지 않은 영역으로 둘러쌓음으로써 부정합 전위가 억제된 고농도로 붕소가 도핑된 실리콘층을 형성할 수 있었다. 이를 이용하여 부정합 전위가 없는 고농도로 붕소가 도핑된 실리콘 멤브레인을 제작하였으며, 이 멤브레인의 표면 거칠기 및 파괴 강도 그리고 잔류 인장 응력을 각각 20$\AA$ 1.39${\times}10^{10}dyn/cm^{2}$ 그리고 2.7${\times}10^{9}dyn/cm^{2}$로 측정되었다. 반면에 부정합 전위를 포함하는 기존 멤브레인은 각각 500$\AA$ 8.27${\times}10^{9}dyn/cm^{2}$ 그리고 9.3${\times}10^{8}dyn/cm^{2}$로 측정되었으며, 두 멤브레인의 이러한 차이는 부정합 전위에서 기인함을 알았다. 측정된 두 멤브레인의 Young's 모듈러스는 1.45${\times}10^{12}dyn/cm^{2}$로 동일하게 나타났다. 또, 도핑 농도 1.3${\times}10^{12}dyn/cm^{3}$에 대한 고농도로 붕소가 도핑된 실리콘의 유효 격자 상수 및 기존 멤브레인의 평면적 격자 상수 그리고 기존 멤브레인 내의 부정합 전위의 밀도는 각각 5.424$\AA$ 5.426$\AA$ 그리고 2.3${\times}10^{4}$/cm 로 추출되었으며, 붕소가 도핑된 실리콘의 부정합 계수는 1.04${\times}10^{23}$/atom으로 추출되었다. 한편 별도의 추가적인 공정없이 일반적인 에피 성장법을 사용하여 고농도로 붕소가 도핑된 실리콘층 위에 부정합 전위가 없는 에피 실리콘을 성장시켰으며, 이 에피 실리콘의 결정성은 매우 양호한 것으로 밝혀졌다. 또 부정합 전위가 없는 에피 실리콘에 n+/p 게이트 다이오드를 제작하고 그 전압-전류 특성을 측정한 결과 5V의 역 바이어스에서 0.6nA/$cm^{2}$의 작은 누설 전류값을 나타내었다.

• 마이크로전자및패키징학회지
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• 제28권1호
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• pp.39-46
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• 2021

Cu 배선(interconnect) 적용을 위한 다층박막의 적층 구조에 따른 최적 계면접착에너지(interfacial adhesion energy, Gc) 평가방법을 도출하기 위해, Ta, Cu 및 tetraethyl orthosilicate(TEOS-SiO2) 박막 계면의 정량적 계면접착에너지를 double cantilever beam(DCB) 및 4-점 굽힘(4-point bending, 4-PB) 시험법을 통해 비교 평가하였다. 평가결과, Ta확산방지층이 적용된 시편(Cu/Ta, Cu/Ta/TEOS-SiO2)에서는 두 가지 평가방법 모두 반도체 전/후 공정에서 박리가 발생하지 않는 산업체 통용 기준인 5 J/㎡ 보다 높게 측정되었다. Ta/Cu 시편의 경우 DCB 시험에서만 5 J/㎡ 보다 낮게 측정되었다. 또한, DCB시험 보다 4-PB시험으로 측정된 Gc가 더 높았다. 이는 계면파괴역학 이론에 따라 이종재료의 계면균열 선단에서 위상각의 증가로 인한 계면 거칠기 및 소성변형에 의한 에너지 손실이 증가 하는것에 기인한다. 4-PB시험결과, Ta/Cu 및 Cu/Ta계면은 5 J/㎡ 이상의 높은 계면접착에너지를 보이므로, 계면접착에너지 관점에서는 Ta는 Cu배선의 확산방지층(diffusion barrier layer) 및 피복층(capping layer)으로 적용 가능할 것으로 생각된다. 또한, 배선 집적공정 및 소자의 사용환경에서 열팽창 계수 차이에 의한 열응력 및 화학적-기계적 연마 (chemical mechanical polishing)에 의한 박리는 전단응력이 포함된 혼합모드의 영향이 크므로 4-PB 시험으로 측정된 Gc와 연관성이 더 클 것으로 판단된다.