• 한국통신학회논문지
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• 제25권11B호
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• pp.1939-1947
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• 2000

본 논문에서는 명령어의 효율적인 페치를 위해 분기 타겟 주소 전체를 사용하지 않고 캐쉬 메모리(cache memory) 내의 적은 비트 수로 인덱싱 하여 한 클럭 사이클 안에 최대 4개의 명령어를 다음 파이프라인으로 보내줄 수 있는 방법을 제시한다. 본 프리페치 유닛은 크게 나누어 3개의 영역으로 나눌 수 있는데, 분기에 관련하여 미리 부분적으로 명령어를 디코드 하는 프리디코드(predecode) 블록, 타겟 주소(NTA : Next Target Address) 테이블 영역을 추가시킨 명령어 캐쉬(instruction cache) 블록, 전체 유닛을 제어하고 가상 주소를 관리하는 프리페치(prefetch) 블록으로 나누어진다. 사용된 명령어들은 SPARC(Scalable Processor ARChitecture) V9에 기준 하였고 구현은 Verilog-HDL(Hardwave Description Language)을 사용하여 기능 수준으로 기술되고 검증되었다. 구현된 프리페치 유닛은 명령어 흐름에 분기가 존재하더라도 단일 사이클 안에 4개까지의 명령어들을 정확한 예측 하에 다음 파이프라인으로 보내줄 수 있다. 또한 NTA를 사용한 방법은 같은 수의 레지스터 비트를 사용하였을 때 BTB(Branch Target Buffer)를 사용하는 방법과 비교하여 2배정도 많은 개수의 분기 명령 주소를 저장할 수 있는 장점이 있다.

• 전자공학회논문지A
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• 제31A권5호
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• pp.149-157
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• 1994

This paper Presents an algorithm for synthesis of sequential statements described at RT level VHDL. The proposed algorithm transforms sequential statements in VHDL into data-flow description consisting of concurrent statements by local and global dependency analysis and output dependency elimination. Transformation into concurrent statements makes it possible to reduce the cost of the synthesized hardwares, thus to get optimal synthesis results that will befit the designer 's intention. This algorithm has been implemented on VSYN and experimental results show that more compact gate-level hardwares are generated compared with Power View system from ViewLogic and Design Analyzer from Synopsys.

• 한국산업융합학회 논문집
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• 제2권2호
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• pp.109-114
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• 1999

본 논문에서는 응용 주문형 집적회로 (ASICs)로 구현되는 신호처리기의 비용 예측 방법을 소개한다. 비용 예측은 디자인의 초기 단계에서 다양한 설계 사양들을 비교하여 성능과 비용 면에서 최적의 설계를 찾는데 도움을 준다. 본 비용 예측 방법은 Computer-Aided Design 도구들을 이용하여 시스템 동작 표현으로부터 시작하여 시스템 분할과 상위 수준 합성을 거쳐 레지스터 전송 수춘 단계에서 비용 예측을 실행한다. 사례 연구로 SWIR focal plane으로부터 생성되는 신호를 처리하는 신호처리기의 비용 예측을 실험한다. IBM 1.0 마이크론 기술의 CMOS 표준 셀을 적용하여 실험을 한 결과 각 채널로부터 전달되는 데이터를 실행하기 위해서는 3개의 칩이 필요했다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.322-325
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• 2010

본 논문은 다른 프로세서간의 어셈블리 코드를 자동으로 변환하는 방법에 대해 소개한다. 어셈블리 언어는 기계어를 사람이 알아보기 쉽도록 만든 저급 언어로서 레지스터 접근과 같은 하드웨어 수준의 작업이 가능한 반면, 컴퓨터 아키텍처에 따라 어셈블리도 다르다. 이에 따라 새로운 프로세서에서 어셈블리 코드가 포함된 프로그램을 동작시키기 위해서는 어셈블리 코드 부분을 새로 작성하여야 한다. 어셈블리를 작성하는 것은 많은 시간이 필요하고 버그가 발생할 확률이 높다. 본 논문에서는 새로 작성할 어셈블리 코드를 동일한 동작을 하는 다른 프로세서의 어셈블리 코드를 통해 생성해내는 방법을 소개한다.

• 융합신호처리학회논문지
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• 제11권2호
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• pp.177-182
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• 2010

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 하드웨어/소프트웨어 분할, 하드웨어/소프트웨어 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 시스템의 하드웨어 구성요소를 개발하는 과정에서 이전까지는 디자인단계가 많은 시간 및 노력을 요구하는 단계였지만, 현재에는 설계한 디자인의 기능적 검증단계가 중요 요소로 간주되고 있다. 본 논문에서는 시스템수준 설계언어인 SystemC 기반의 테스트벤치 구조를 이용하여 Verilog HDL로 설계된 하드웨어 구성요소의 올바른 동작여부를 판별하는 기능검증시스템을 설계하였다. 설계된 기능검증시스템에서 SystemC 모듈의 멤버 변수와 Verilog 모듈의 와이어 및 레지스터 변수간의 데이터 전달은 본 논문에서 정의되는 SystemC 사용자 정의 통신채널을 통하여 이루어진다. 제안된 기능검증시스템을 UART에 적용하여 올바른 동작여부를 판별하였다. 본 논문의 기능검증시스템 설계에 사용된 SystemC는 C++기반의 하드웨어 모델링용 클래스 라이브러리를 제공하므로 RT 수준보다 높은 추상화수준에서 소프트웨어와 하드웨어 또는 이 둘을 결합한 시스템수준의 모델링을 단일 언어와 환경에서 설계할 수 있는 이점이 있다. 또한 기능검증시스템 설계에 작성된 SystemC 모듈 코드들은 부분적인 코드 수정 후 다른 하드웨어 구성요소의 기능을 검증하는데 재사용할 수 있는 이점이 있다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.44-51
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• 2010

본 논문은 고성능 비터비 디코더 회로 구조를 제안한다. 제안하는 비터비 디코더는 가지 값의 특징을 이용하기 때문에 추가적인 메모리를 사용하지 않고 가지 메트릭을 계산할 수 있다. 또한 빠른 합-비교-선택 연산을 위해 경로 메트릭 데이터를 SRAM과 레지스터에 적절하게 재배열함으로써 디코더 전체의 속도를 75%까지 향상시킨다. 제안하는 비터비 디코더 회로를 Verilog HDL로 설계하였으며 130nm 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 제안하는 회로는 8,858개의 게이트로 구성되며 회로의 최대 동작 주파수는 130MHz이다.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1132-1138
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• 2002

본 논문은 시간 제약 조건하에서의 최적 선택 공급 전압을 위한 전력 감소 스케줄링 알고리듬을 제안한다. 전력감소 스케줄링에서는 전력소비를 줄이기 위해 가변 전압 레벨을 이용해 최적 공급 전압을 선택 휴리스틱 방법으로 연산을 수행하여 제어 스텝을 결정한다. 그리고 최적 선택 공급 전압 바인딩에서는 그래프 컬러링 기법을 이용해 레지스터 상의 전력 소비의 주원인인 스위칭 활동을 최소화한다. 상위 수준 벤치마크 예제를 이용한 실험으로부터 우리는 최적 선택 공급 전압을 이용한 제안한 알고리듬이 획일화된 단일 전압을 이용한 알고리듬보다 전력 소비를 줄이는데 효율적임을 보인다.

• 정보보호학회논문지
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• 제26권3호
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• pp.623-630
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• 2016

이기종 기기가 상호 연결되어 통신하는 IoT 환경에서는 모든 기기가 일정한 보안 수준을 갖추어야 한다. 그러나 통신 계산 기능이 제약된 기기에서는 상대적으로 암호 알고리즘의 성능이 저하되어 최적화 또는 효율적인 구현 방법이 필요하다. 본 논문에서는 ARX 경량 블록 암호를 대상으로 레지스터를 고려한 효율적인 Rotation 구현 방법을 연구한다. 실제 기기를 이용한 성능 측정을 통해 수정된 Rotation의 효율성을 실증적으로 검증한다. 실험 결과, 수정된 Rotation이 이전보다 개선된 성능을 보여주었으며, 특히, 16비트 MSP 환경에서 실제 기기와 시뮬레이션 성능 측정 결과 사이에 유의한 차이가 있음을 발견하였다.

• 전자공학회논문지CI
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• 제38권6호
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• pp.82-92
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• 2001

본 논문은 셀룰러 폰, PDA, 노트북 등과 같은 휴대 단말 시스템에서 내장형으로 사용될 수 있는 32비트 RISC 코어 구현에 대해서 기술하였다. RISC 코어는 ARM$\circled$V4 명령어 셋을 따르며 전형적인 5단 파이프 라인으로 동작한다. 또한 보다 향상된 코드 밀도를 위해 Thumb 코드를 지원하고, 파이프라인 레지스터의 동적 전력 관리 기법을 사용한다. RTL 수준에서 VHDL로 모델링된 코어는 ADS의 ARMulator와 비교 검증되었으며 평균 CPI는 1.44이다. 검증이 완료된 코어는 $0.6{\mu}m$ CMOS 1-poly 3-metal 셀라이브러리를 사용하여 합성 및 레이아웃되었으며 크기는 약 41,000 게이트이고, 예상 동작주파수는 45 MHz이다.

• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.239-245
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• 2019

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.