• 한국정보처리학회논문지
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• 제6권2호
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• pp.497-511
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• 1999

최근 많은 명령어 수준 병렬 처리 기술들이 개발되면서 ILP 프로세서 성능이 급격히 증가하고 있다. 특히, 새로운 기술로 주목 받고 있는 EPIC(Explicitly Parallel Instruction Computing) 아키텍쳐는 조건실행 (Predicated Execution)과 투기적실행(Speculative execution)을 하드웨어와 접목하여 성능 향상을 시도하고 있다. 본 논문에서는 EPIC 아키텍쳐의 특성을 최대로 활용하여 코드 스케줄 가능성을 높이는 새로운 레지스터 할당 알고리듬을 제안한다. 그리고, 제안된 레지스터 할당 알고리듬은 조건실행의 적용으로 인하여 더욱 효율을 높일 수 있음을 실험을 통하여 입증한다. 실험 결과 기존의 레지스터 할당 방법에 비하여 평균 19%의 성능 향상을 보임으로써 제안된 레지스터 할당 방법이 효과적임을 검증한다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.17-29
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• 1999

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.

• 전자통신동향분석
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• 제5권2호
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• pp.156-169
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• 1990

본 기술동향에서는 시스템에서 요구되는 동작에 관한 기술을 레지스터 전송 수준의 구조에 관한 기술로 바꾸는 상위 수준 합성에 대하여 그 현황을 분석하였다. 현황 분석은 스케줄링과 할당으로 나누어 진행하였으며, 상위 수준 합성의 필요성, 내용, 기법 분석 및 시스템 분석을 행하였다. 현재의 연구가 갖는 문제점을 검토하였으며, 앞으로의 전망을 예측하였다.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.200-208
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• 2000

다중 포트를 가진 레지스터의 장점은 읽기 접근에 대해서는 한번에 여러 병령어에서 레지스터를 공유할 수 있다는 것이다. 여기서는 높은 수준에서 이러한 다중 포트 레지스터를 가진 파이프라인 수퍼 스칼라 프로세서에서의 타이밍 특성과 자원 제한을 묘사하기 위한 정형방법을 제시한다. 특히, 파이프 라인 명령어가 순서대로 들어오는 경우에 대해서 먼저 병세하고, 순서에 상관없이 어느 싸이클에 검색 가능한 명령어들 중에서 동시에 실행 가능한 명령어 짝을 찾아 실행시키는 수퍼 스칼라 파이프라인 방식인 비순차(Out-of-Order) 명령어 수퍼 스칼라 방식에서의 타이밍 분석으로 확장하였다. 명령어 명세에는 프로세스 대수(Process Algebra)기반의 정형기법인 ACSR(Algebra of Communicating Shared Resources)을 이용하여 모델링한다.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.329-334
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• 2002

본 논문은 검사 용이화를 위하여 VHDL을 이용하여 설계를 할 때, 상위 수준 합성 방법에서 자체검사가 가능한 데이터 경로 구조를 자동으로 합성할 수 있는 알고리즘을 제안하였다. 그리고 MUX와 레지스터는 본 논문에서 제안된 디자인 시스템의 데이터 패스에 할당되어진다. VHDL에 의하여 기술된 하드웨어 명세를 검사 가능한 라이브러리로 매핑을 할 수 있는 검사 가능한 회로가 된다. 결과적으로 충돌그래프에서 레지스터를 최소로 하는 할당 알고리즘에 의하여 H/W로 매핑되는데 BILBO(built-in logic block Observation)레지스터를 재구성하여 TP(test pattern generator)와 MISR(multi input signature response)로서 데이터 경로 구조가 자체검사가 가능하게 되는 것이다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.555-562
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• 2008

본 논문에서는 RTL 수준에서의 클록 게이팅을 이용한 실제적인 저전력 설계 기술에 대해서 제안하고자 한다. 상위 수준의 회로 설계자에 의해 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져 온다. 또한 직접적으로 클록 게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이팅된 클록을 맵핑할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩단계에서부터 클록을 게이팅 시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대기 동작인 부분에서 클록을 게이팅 한다. 그리고 회로의 동작을 분석한 후에 클록의 게 이팅을 제어하기 위한 제어기를 설계하고 합성 툴에 의해 저전력 회로에 해당하는 netlist를 얻는다. 결과로부터 상위수준의 클록 게이팅에 의해 레지스터의 전력이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성한 후에 전력을 측정했을 경우에는 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.66-66
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• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 한국정보처리학회논문지
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• 제7권2호
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• pp.470-476
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• 2000

본 논문은 소자 수준의 설계방법 보다아키텍쳐와 같은사위수준의 설계방법을 적용하여 IP(Intellectual Property)에 활용하기 적합한 저전력 마이크로콘트롤러 코어 설계를 다루었다. 스위칭 캐패시턴스를 줄이기 위하여 자주 사용되는 레지스터 전달 마이크로 오퍼레이션에 레지스터간의 직접적인 전달 구조를 적용하였다. 입력데이터의 상승예지 시간을 줄이기 위하여 분산 버퍼구조를 제안하였다. 또한 성능저하 없이 소비전력을 줄이기 위하여 파이프라인 구조에 적용된다. 본 논문에서는 CISC 명령어를 처리하기에 적합한 파이프라인이 설계되었다. 설계된마이크로콘트롤러는 전력소모를 20%정도 감소시켰다. 전력소모를 측정하기 위해서는 SYNOPSYS의 EPIC powermill과 현대 0.6um CMOS 파라메터를 적용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.757-759
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• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.