• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.256-258
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• 2003

지정 레지스터 수의 증가를 최소화하는 레지스터 할당 방법은 컬러링 과정에서 좀 더 적은 수의 레지스터를 사용하도록 하기 위하여 제안된 방법이다. 이 방법은 생존 범위가 서로 복잡하게 얽혀 있을 때 다른 레지스터 할당 알고리즘 보다 우수한 결과를 보였다. Appel의 간섭 그래프들을 사용하여 제시된 레지스터 할당 방법과 Chaitin의 알고리즘을 비교할 때 500개 이상의 에지를 포함하는 그래프중에 29.7%의 그래프에서 레지스터 요구 수를 적게 요구하였다. 전체 그래프를 대상으로 한 실험에서는 9.7%의 그래프에서 Chaitin의 알고리즘 보다 레지스터를 적게 요구하였고, 노드 병합 레지스터 할당 방법보다는 2.2%의 그래프에서 레지스터 요구수의 감소를 보였다. 제시된 알고리즘은 전역 변수의 사용이 많고, 함수 코드의 길이가 긴 프로그램의 실행 성능 개선에 도움이 될 것으로 예상된다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.400-402
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• 1999

그래프 분할을 사용한 레지스터 할당과 Chaitin의 레지스터 할당 방법의 성능을 비교하였다. 실험 데이터로 Appel이 제시한 간섭 그래프를 사용하였고, 각 알고리즘에서 요구되는 최소 레지스터 수를 비교하였다. 그 결과 그래프 분할을 사용한 방법에서 더 적은 수의 레지스터가 요구되었다. 가용 레지스터가 제한되어 있는 경우, 레지스터 요구 수가 감소되면 삽입되는 대피 코드의 수도 감소된다. 대피 코드의 발생이 줄어들면 메모리를 참조하는 인스트럭션의 수가 감소하여 실행시간을 단축시킬 수 있다. 따라서 컴파일러의 최적화 단계에서 그래프 분할 방법을 사용한 레지스터 할당으로 성능 향상을 기대할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.535-538
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• 2011

최근 모바일 기기가 활성화되면서 자바스크립트의 성능 향상이 이슈가 되고 있다. 적시 컴파일러를 탑재한 자바스크립트 엔진들이 등장하면서 이러한 요구를 충족하고 있다. 대표적 웹 브라우징 엔진인 WebKit의 자바스크립트 엔진인 SquirrelFish Extreme(SFX)는 콘텍스트 쓰레딩 방식의 적시 컴파일러를 사용하고 있다. 하지만 모바일 환경에서의 성능은 여전히 문제가 된다. 모바일 환경에서 많이 사용되는 ARM CPU를 위한 SFX의 적시 컴파일러는 가상 레지스터를 머신 코드에서 사용하기 위해 많은 수의 메모리 로드와 스토어를 사용하고 있다. 또한 ARM 아키텍처가 제공하는 레지스터를 제대로 사용하지 못하고 사용되지 않는 레지스터가 존재하고 있다. 사용되지 않는 레지스터를 활용하여 메모리 로드와 스토어를 줄이는 레지스터 프로모션을 적용하였다. 루프에서 머신 코드로 수행되는 바이트 코드를 중심으로 가상레지스터를 실제 머신 레지스터로 할당하여 메모리 로드와 스토어를 줄이고 일부 벤치마크에서 성능향상이 나타남을 확인 했다. 레지스터 프로모션의 효과를 더 증대하기 위해 레지스터 프로모션의 범위를 함수 전체로 넓히고 핸들러 함수 호출에서 발생하는 오버헤드를 줄이는 최적화가 필요할 것으로 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.329-332
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• 2003

노드 병합을 이용한 레지스터 할당 방법은 그래프 감축 단계에서 블록 되었을 경우 효율적인 비용 계산을 이용하여 그래프 감축이 지속될 가능성을 발생시키는 방법이다. 이와 함께 지정 레지스터 수의 증가를 최소화하는 레지스터 할당 방법은 컬러링 과정에서 좀더 적은 수의 레지스퍼를 사용하도록 하기 위하여 제안된 방법이다. 이 두 가지 알고리즘을 함께 적용한 경우 기존의 레지스터 할당 알고리즘 보다 우수한 결과를 보였다. Appel 의 간섭 그래프들을 사용하여 제시된 레지스터 할당 방법과 Briggs의 알고리즘을 비교할 때 500 개 이상의 에지를 포함하는 그래프중에 5.81%의 그래프에서 레지스터 요구 수가 감소되었다. 제시된 알고리즘은 코드 길이가 길거나 사용가능한 레지스터 수가 적은 경우에 좋은 성능을 가져올 것으로 예측한다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.781-783
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• 2005

ARM 프로세서는 내장형 시스템에서 가장 널리 사용되는 32비트 마이크로 프로세서 중 하나이며, Thumb 명령어 세트는 보다 작은 코드 크기를 위해 제공하는 16비트 확장 명령어 세트이다. Thumb의 약점중의 하나는 줄어든 명령어 길이 때문에 이용할 수 있는 레지스터의 개수가 반으로 줄어든다는 것인데 결과적으로 가용 레지스터의 부족으로 인해 spill 코드가 빈번하게 발생할 수 있다. 우리는 약간의 하드웨어 및 명령어 수정을 통해 뱅크(bank)로 이루어진 레지스터 파일을 제공하고자 한다. 이로 인해 컴파일러는 보다 여유 있는 레지스터를 확보하게 되어 spill 코드가 줄어들게 되므로 보다 작은 크기의 코드를 얻어낼 수 있다. 이 변화된 형태의 레지스터 파일을 운용하기 위한 효율적인 레지스터 할당기법이 요구되며, 제안하는 영역기반 레지스터 할당기법을 통해 이이 최적화된 Thumb 코드 대비 약 $5.1\%$의 코드 크기 감소효과를 볼 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.907-909
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• 2005

copy, load, store와 같은 데이터 이동 명령은 프로그램의 수행시간을 늘리며 코드의 크기도 증가시킨다. 따라서, 최적화 컴파일러의 레지스터 할당 단계에서 이런 데이터 이동 명령들을 줄이는 것이 중요하다. 데이터 이동명령을 줄이기 위해서 그래프 컬러링 기반의 레지스터 할당 기법의 다양한 개선안이 나와있다. 여기서는 이 중에서 조기 분할 레지스터 융합 기법을 VLIW 시뮬레이터에서 구현하여 그 성능을 확인해본다. 조기 분할 레지스터 융합 기법은 융합된 가상 레지스터가 가장 적은 비용을 가지는 레지스터를 포함하고 있는 경우, 융합된 레지스터 자체를 스필하지 않고, 잠재적 스필 단계에서 분리하여 적은 비용의 레지스터만을 스필하도록 하는 것이다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10b
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• pp.410-412
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• 1998

그래프 채색 기법(Graph Coloring)에 기반한 레지스터 할당기들은 간섭 그래프의 서로 다른 노드(node)에 같은 레지스터를 할당함으로써 복사 명령어를 없앤다. 본 논문은 이러한 기법 가운데 보수적 융합(Conservative Coalescing)이 레지스터 쌍을 융합하는데 단점이 있음을 지적하고 이러한 문제가 낙관적 레지스터 융합 기법(Optmistic Register Coalescing)에 의해 해결될 수 있음을 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.9A
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• pp.763-773
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• 2003

In this paper, we present a register renaming method for conditional execution out-of-order instruction issue microprocessors. Register renaming method reduces false data dependencies (write after read(WAR) and write after write(WAW)). To implement a conditional execution out-of-order instruction issue microprocessor using register renaming, we use a register file which includes both in-order state physical registers and look-ahead state physical registers to share all logical registers. And we design an in-order state indicator, a renaming state indicator, a physical register assigning indicator, a condition prediction buffer and a reorder buffer. As we utilize the above hardwares, we can do register renaming and trace the in-order state. In this paper, we present an improved register renaming method using smaller hardware resources than conventional register renaming method. And this method eliminates an associative lookup and provides a short recovery time.

• Proceedings of the Korea Multimedia Society Conference
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• 2003.05b
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• pp.61-64
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• 2003

본 논문에서는 의사난수발생기로 사용할 수 있는 산술 시프트 레지스터(ASR. Arithmetic Shift Register)를 제안한다. 산술 시프트 레지스터는 GF(2ⁿ)상에서 0이 아닌 초기 값에 0 또는 1이 아닌 임의의 수를 곱하는 수열로 정의한다. 산술 시프트 레지스터의 주기는 2ⁿ-1로 최대 주기를 가진다. 또한 소프트웨어 및 하드웨어로 구현이 용이하다. 제안한 산술 시프트 레지스터는 종래의 선형귀환 시프트 레지스터와 같이 암호, 오류수정부호, 몬테카를로 적분, 데이터통신 둥 여러 분야에서 폭 넓게 사용될 수 있다.

• The KIPS Transactions:PartA
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• v.11A no.5
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• pp.373-382
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• 2004

In this paper, a register promotion technique that translates memory accesses to register accesses is presented to enhance embedded software performance. In the proposed method, a source code is profiled to generate a memory trace. From the profiling results, target functions with high dynamic call counts are selected, and the proposed register promotion technique is applied only to the target functions to save the compilation time. The memory trace of the target functions is searched for the memory accesses that result in cycle count reduction when replaced by register accesses, and they are translated to register accesses by modifying the intermediate code and allocating promotion registers. The experiments on MediaBench and DSPstone benchmark programs show that the proposed method increases the performance by 14% and 18% on the average for ARM and MCORE, respectively.