• 한국통신학회논문지
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• 제39B권10호
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• pp.691-699
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• 2014

네트워크 수명을 연장시키기 위해 무선 센서 네트워크에서는 idle listening에 소비되는 에너지를 줄일 수 있는 듀티-사이클 MAC 프로토콜들이 제안되었다. 일반적인 듀티-사이클 MAC 프로토콜에서 각 센서 노드는 잔여 에너지양을 기반으로 듀티-사이클 주기를 계산한다. 그러나 에너지 수집이 가능한 센서 네트워크에서 기존 듀티-사이클 주기는 에너지 수집률이 높은 센서 노드에 불필요한 sleep 지연을 발생시킨다. 따라서 우리는 이전 연구에서 잔여 에너지양과 에너지 수집률을 함께 고려하여 듀티 사이클-주기를 조절하는 듀티-사이클 스케줄링 기법을 제안하였다. 그러나 이러한 듀티-사이클 MAC 프로토콜들은 듀티 사이클-주기 변화에 따른 성능 차이를 고려하지 않고 듀티-사이클 주기를 항상 선형적으로 조절하므로, 응용의 요구사항에 맞는 최적의 듀티 사이클 주기를 얻지 못한다. 본 논문에서는 듀티-사이클 주기를 계산하는 세 가지 기법들을 제안하고 그 결과에 대해 분석한다. 실험을 통해 제안된 기법들이 기존 듀티-사이클 스케줄링 기법에 비해 네트워크 수명, 단대단 패킷 전송 시간과 패킷 전송률을 각각 최대 23%, 44%, 31% 증가시킴을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.320-322
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• 2013

무선센서네트워크에서 MAC 프로토콜은 듀티사이클을 이용하여 센서노드의 에너지 소비를 줄임으로써 배터리의 수명을 연장한다. 기존에 제안된 TA (Traffic-Adaptive)-MAC 프로토콜은 비동기 방식 기반으로 듀티사이클을 조절하여 센서노드의 에너지 소비를 줄인다. 본 기법은 네트워크의 트래픽 상태를 고려하여 동적으로 센서노드의 듀티사이클을 조정한다. 이러한 방법으로 센서노드의 대기시간을 줄이고 센서노드의 에너지를 효과적으로 사용한다. 하지만 이 기법은 네트워크의 트래픽 변화가 잦은 환경에서는 좋지 못한 효율을 보인다. 따라서 본 논문에서는 기존의 TA-MAC 기법에 가중이동평균 방법을 적용하여 합리적인 듀티사이클 선정을 위한 트래픽 계산 방법을 제안한다. 이는 최근 트래픽 값과 현재 감지한 트래픽의 평균을 계산하고 다음 트래픽을 예측하여 네트워크 트래픽이 급격히 변화하는 불안정한 환경에서 더 합리적인 듀티사이클 선정을 돕는다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.252-253
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• 2017

본 논문에서는 벅-타입 능동 전력 디커플링 회로의 새로운 듀티 사이클 생성 방법을 제안한다. 기존의 듀티 사이클 생성방법에 비해 단순해진 듀티 사이클 계산 방식은 저성능 마이크로 프로세서에도 적합함과 동시에 보다 효과적으로 능동 전력 디커플링 회로를 제어할 수 있다. 제안하는 회로는 전류 불연속 모드로 동작하며, 전류 지령치는 DC링크 전류의 1차 리플 성분에 전류 이득을 보상하여 생성하기 때문에 모든 구간에서 효과적으로 DC링크의 전압 리플을 줄일 수 있다. 제안하는 듀티 사이클 생성 방법의 효과는 MATLAB-Simulink을 통해 검증하였다.

• 전자공학회논문지
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• 제49권10호
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• pp.142-147
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• 2012

본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.

• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.193-198
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• 2016

안전한 플랜트 설비의 상태 감시 및 장애 진단을 위해 무선 센서를 이용한 플랜트 설비용 모니터링 시스템이 연구되고 있다. 플랜트 설비에서는 저전력 뿐만 아니라 안전사고와 직결된 긴급 상황시 실시간성도 고려해야 한다. 본 논문에서는 플랜트 시설에서 지연시간 감소를 위한 동적 듀티사이클 조절 기법을 제안한다. 제안된 동적 듀티사이클 조절 기법은 센싱된 데이터 값의 긴급한 정도에 따라 미리 정의된 위험 그룹으로 구분하여 적응적으로 듀티사이클 주기를 조절한다. 실시간성을 평가하기 위해 고정 듀티사이클 기법과 동적 듀티사이클의 예상 지연시간을 확률적으로 분석하였다. 비교 결과, 플랜트 시설과 같이 이상 징후 발생 시 에너지를 소모하더라도 실시간성을 제공해야 하는 상황에서 제안 동적 듀티사이클 기법이 더 효과적임을 확인하였다.

• 한국소프트웨어감정평가학회 논문지
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• 제15권1호
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• pp.103-107
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• 2019

최근 저전력 고속 디지털 데이터 통신을 구현 하기위해 많은 기술들이 개발되고 있는 추세이며 듀티사이클 보정에 관련된 기술도 그중 하나이다. 본 논문에서는 전압제어 링 발전기용 저-면적 듀티사이클 보정 회로를 제안하였다. 듀티사이클 보정 회로는 전압제어 링 발진기의 180도 위상차이를 이용하여 듀티사이클을 보정하는 회로이며, 제안된 저-면적 듀티사이클 회로는 기존의 플립플롭을 TSPC(True Single Phase Clocking) 플립플롭으로 변경하여 회로를 구성하였고 이로 인하여 저-면적 고성능 회로를 구현하였다. 일반적인 플립플롭을 대신하여 TSPC플립플롭을 사용하여 기존 회로 대비 저-면적으로 회로 구현이 가능하며 고속 동작에 용이하여 저-전력용 고성능 회로에 활용될 것으로 기대된다.

• 한국통신학회논문지
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• 제35권1B호
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• pp.154-161
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• 2010

무선 센서 네트워크에서는 다대일로 수렴하는 상향 트래픽의 특성으로 인해 네트워크의 혼잡이 빈번히 발생한다. 기존에 제안된 무선 센서 네트워크의 혼잡 제어 기법은 혼잡 발생 시 전송 주기 변경을 통해 혼잡을 회피할 수 있으나 MAC(Medium Access Control) 계층의 듀티사이클 동작에 대한 고려가 부족하였다. 본 논문에서는 무선 센서 네트워크의 혼잡 제어를 위하여 네트워크의 트래픽에 따라 센서 노드의 듀티사이클을 적응적으로 변화시키는 DCA(Duty-cycle Based Congestion Avoidance) 기법을 제안하였다. DCA 기법은 듀티사이클 조절을 이용하여 혼잡 발생 시 수신 노드의 패킷 수신율 증가를 통한 리소스 제어를 수행하고 송신 노드의 패킷 전송률 감소인 트래픽 제어를 수행하여 혼잡을 회피한다. 실험을 통해 DCA 기법은 듀티사이클 기반의 센서 네트워크에서 에너지 효율성으로 동작하며 혼잡 제어로 인해 신뢰성을 향상시킬 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.9-15
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• 2009

본 논문에서는 고속 ATC(Automatic Threshold Control) 회로 구조를 고안하고 이를 이용하여 고속 ATC 기능을 갖는 버스트 모드 제한증폭기를 설계하였고, $0.8{\mu}m$ SiGe BiCMOS 상용 파운드리 기술을 이용하여 제작하였다. 제작된 버스트 모드 제한증폭기는 $PRBS=2^7-1$에서 무에러(error free)의 아이를 보였고, 160ps이내의 지터 특성과 95ps이내의 상승/하강시간을 보였다. ATC특성 측정결과 버스트 데이터의 신호의 초기부터 안정되게 파형을 잘 잡아낼 정도로 빠른 ATC동작이 이루어지고 있어 고안한 ATC회로의 고속특성을 확인할 수 있었다. 그러나 버스트 초기에서 듀티사이클 왜곡이 발생했고, 입력 신호의 크기가 커짐에 따라 듀티사이클이 59%까지 증가하는 특성을 보였다. 그러나 10 사이클이 지난 후에는 모든 입력 신호의 크기에 대해 듀티사이클이 52% 이내로 안정화되고 있음을 확인하였다