• The Journal of the Korea institute of electronic communication sciences
• /
• v.10 no.5
• /
• pp.539-548
• /
• 2015

In this paper, shared memory feature was developed in multi-core system with different OS for different processor-specific bus, while conducting an experiment on shared memory feature between the two processors based on embedded Linux system. For the purpose of developing shared memory in dual bus structure, memory controller was used, while managing shared memory segment through list data structure. For AMP multi-core test, Linux OS was installed in 2 processor cores. In addition, it verified the creation and use of shared memory by using kernel module implemented to test shared memory.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2013.11a
• /
• pp.75-78
• /
• 2013

본 연구에서는 멀티코어 기반의 안드로이드 부팅 최적화 방법을 제안하고 있다. 안드로이드 부팅 구간 중 Zygote란 프로세스 초기화 과정 시 가장 많은 연산을 하고 있었으며 Zygote 내부의 4가지 기능 중 preload구간에서 병렬기법을 적용하였다. preload는 어플리케이션의 구동에 필요한 클래스들과 리소스를 순차적으로 가져오는 함수호출 구조로 이 함수호출 구조를 다른 프로세스로 분리시켜 독립적인 연산을 수행하였다. 제안 방법을 S5PV310 듀얼코어와 Exynos4412 쿼드코어에 적용시켰고 각각 14%와 12%의 성능향상 결과를 보였다.

• The Journal of the Korea institute of electronic communication sciences
• /
• v.9 no.6
• /
• pp.703-709
• /
• 2014

In the AMP(Asymmetric Multiprocessing) based dual core using core-specific operating system in a single processor system, shared memory method is used to send data between processors in dual core. To used shared memory in different operating systems, there is a problem of needing to solving the issue of message communication and synchronization between the two operations systems. In this paper, separate memory controller was used for data sharing between different processor cores in dual core environment. This controller can designate two slave ports to allow simultaneous access from two processors, and in the case of process data simultaneously by two processors, priority order of slave ports is determined through memory mediator. When sending data from A to B processor, SRAM area was logically separated into 8 pages. It allowed using memory area from multiple processes with the size of 4KByte per page, and control register with the size of 4Byte was used to discern the usability of current page.

• Journal of Korean Electronics
• /
• v.25 no.7
• /
• pp.45-46
• /
• 2005

• Journal of Internet Computing and Services
• /
• v.22 no.3
• /
• pp.37-43
• /
• 2021

In this paper, we study how objects from front and back cameras can be recognized in real time in a mobile environment to segment regions of object pixels and synthesize them through image processing. To this work, we applied DeepLabV3 machine learning model to dual cameras provided by Apple's iOS. We also propose methods using Core Image and Core Graphics libraries from Apple for image synthesis and postprocessing. Furthermore, we improved CPU usage than previous works and compared the throughput rates and results of Depth and DeepLabV3. Finally, We also developed a camera application using these two methods.

• Journal of IKEEE
• /
• v.14 no.2
• /
• pp.69-75
• /
• 2010

A 3D graphics pipeline is largely divided into geometry stage and rendering stage. In this paper, we propose a method that accelerates a geometry processing in multi-core GP-GPU, using dual-phase structure. It can be improved by parallel data processing using SIMD of GP-GPU, dual-phase structure and memory prefetch. The proposed architecture improves approximately 19% of performance when it use all the features.

• Proceedings of the KIPE Conference
• /
• 2017.07a
• /
• pp.260-261
• /
• 2017

본 논문에서는 결합 인덕터를 이용한 새로운 다단 듀얼 벅 인버터를 제안한다. 제안한 인버터는 기존 다단 듀얼 벅 인버터의 장점인 암단락 방지, MOSFET 이용, 고주파 동작, 스위칭 손실감소 등을 그대로 갖고 있고, 기존과 다른 점은 제한 인덕터들을 출력전류 극성에 따라 결합시켜서 총 2개의 코어로 구성된다. 이로 인해 셀 수가 많이 필요한 대용량 시스템에서 기존 인버터에 비해 제한 인덕터의 셀프 인덕턴스 양을 획기적으로 줄일 수 있고 결과적으로 총 자기소자 부피가 감소하게 된다. 따라서 전체 효율면에서 향상된다. 제안한 인버터의 성능 검증을 위해 2 셀 구조로 된 인버터를 구축하여 실험을 통해 성능을 검증하였다.

• Journal of IKEEE
• /
• v.12 no.4
• /
• pp.246-254
• /
• 2008

This paper represents a design of a 4 way SIMD processor with multi-thread and dual phase instruction pipeline. 8 threads can be performing in round-robin order, so any hazards can’t occur. The dual phase pipeline makes a pipeline operate as two pipelines, and it can fetch maximum 4 unit instructions at once. This variable length instruction set divide into first phase and second phase instructions, and with this function, complex branch and addressing can be executed at one clock cycle. This processor reduces the code size to quarter, pull out the doubled performance improvement than normal SIMD architecture.

• Proceedings of the IEEK Conference
• /
• 2003.07d
• /
• pp.1375-1378
• /
• 2003

다중 프로세서 내장 SoC의 동작 검증에는 많은 연산과 시간을 필요로 한다. 본 논문에서는 듀얼 프로세서 내장 SoC AISC의 검증을 위해 가상 명령어 세트를 기반으로 한 프로그램 소프트웨어 모델(PSM)과 버스 트랜잭션을 발생시키는 프로세서 마크로 엔진 모델(PEM)을 사용한 검증 방법을 제시한다. 제시된 방법은 추상화된 가상 마크로 엔진 명령 세트를 사용함으로써, 적은 컴퓨팅 리소스로 다중프로세서 내장 SoC의 검증을 보다 빠르게 수행할 수 있다.

• Proceedings of the KIPE Conference
• /
• 2017.11a
• /
• pp.117-118
• /
• 2017

다단 듀얼 벅 AC-AC 컨버터는 암단락 사고가 없고 정류 문제가 없으며, MOSFET을 사용하여 효율을 향상시킬 수 있다. 해당 컨버터의 주된 단점은 기존의 다단 AC-AC 컨버터보다 인덕터가 많이 사용되고, 제한 인덕터의 50 % 만 사용한다는 것이다. 이러한 사실은 전력 밀도를 감소시키고 시스템 비용을 증가시킨다. 본 논문은 결합 인덕터를 사용하는 개선 된 컨버터를 제시한다. 제안 된 컨버터에서 각 셀 사이에 연결된 제한 인덕터는 하나의 코어에 결합되어있다. 따라서 전체 인덕턴스, 인덕터 풋프린트 및 자기소자부피 모두 줄일 수 있다. 제안 된 컨버터의 성능을 검증하기 위해 컨버터의 동작 및 실험 결과를 제시하였다.