• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.76-78
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• 2006

현재 심혈관 질환은 암 다음으로 높은 사망 원인으로 기록되고 있어 심혈관 질환에 대한 초기 진단은 질환의 치료에 매우 중요한 문제로 대두되고 있다. 본 논문에서는 SVM을 이용하여 심혈관질환 환자의 질환 단계를 예측하였다. 일반적으로 이진분류에 사용되는 SVM을 이용하여 정상 및 질환 $1{\sim}3$기의 총 4가지 분류가 필요한 다분류 분류문제를 처리하기 위해서 논문에서는 독립적 학습된 단일 SVM 분류기들을 결합하여 분류를 수행하는 SVM 앙상블 방법을 사용하였다. 단일 분류기의 결합은 Majority voting, 최소자승에러기반 가중치 부여, 2단계층 결합 등의 방법으로 수행하여 심혈관 질환 분류에 적합한 앙상블의 구성을 시도하였다. 실험 데이터는 (주)제노프라의 압타머 칩 데이터를 사용하였다. 서로 다른 데이터를 이용하여 학습된 이종의 SVM들을 결합한 결과 질환단계 예측에 있어서 단일 SVM을 이용하여 질환 단계를 예측하는 경우 보다 향상된 질환단계 예측 성능을 관찰할 수 있었으며, 심혈관 질환의 예측에 대해서는 단일 SVM 분류기의 2단 계층 결합법이 가장 좋은 성능을 보임을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.7 no.1
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• pp.114-121
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• 2003

In this paper, low voltage and two stage CMOS Class E RF power amplifier for ISM(Industrial/Scientific/Medical) Open Band is presented. The power amplifier operates at 2.4GHz frequency, and is designed and simulated with a 0.35um CMOS technology and HSPICE simulator. The power amplifier is simple structure of two stage Class E power amplifier. The design procedure determing matching network was presented. The power amplifier is composed of input stage matching network, preamplifier, interstage matching network, power amplifier, and output stage matching network. The matching networks of input stage and interstage were constituted by pi($\pi$) type and L type respectively. At 2.4GHz operating frequency, and with a 2.5V supply voltage, the power amplifier delivers 23dBm output power to a 50${\Omega}$ load with 39% power added efficiency(PAE).

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.11 no.1
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• pp.102-109
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• 2000

In this paper, a Low Noise Amplifier for B-WLL was designed using the MMIC technology with GaAs PHEMTs fabricated at our lab. The PHEMT for LNA has a $0.35\mu\textrm{m}$ gate and a total gate width of $120\mu\textrm{m}$. The designed MMIC LNA consists of three stages. The first stage of the LNA has a series inductive feedback for obtaining minimum noise and high stability as well. And the designed MMIC LNA has not an interstage matching circuit between the second and the third stage for minimization of the chip size. From simulation results, noise figure and S21 gain of the designed MMIC LNA are 0.85~1.25 dB and 22.08~23.65 dB in the frequency range of 25.5~27.5 GHz respectively. And the chip size is $3.7\times1.6 mm^2$.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.343-346
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• 2005

유비쿼터스 시대의 도래로 인해 많은 IT업체는 유비쿼터스 핵심기술을 기반으로 발전하고 있다. 이러한 유비쿼터스 핵심기술의 상당부분은 무선통신기술 RF를 이용한 것이며 이를 활용하여 RFID 시스템 및 Ubiquitous Sensor Network 등을 구축할 수 있다. 본 논문에서는 이에 적합한 400/800MHz ISM/SRD 밴드대역을 사용하는 무선 트렌시버 단일 칩인 CC1020을 이용하여 하드웨어를 구성 하였다. CC1020칩을 사용하면 저전력, 고감도, 적은 주변회로 구성 등 많은 이점이 있으며 주파수원 고정과 필터링 및 전원공급상태 그리고 PC와의 interface등의 하드웨어를 쉽게 구현할 수 있다. 따라서 이러한 각 주변회로 구성에 대해 설명하고 실제 구현을 통해 DATA의 송수신실험을 통해 하드웨어의 특성을 확인 하였다.

• Proceedings of the KIEE Conference
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• 2005.05a
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• pp.137-140
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• 2005

The electronic dispenser is composed of electronic part and mechanical part. Electronic part is consisted of input keypad, micro-controller, display module, and pump module. In this paper we designed micro-controller for electronic part. The micro-controller controls display module and pump module. The display module is composed by LCD device, and the pump module is composed by motor device. The micro-controller for an electronic dispenser is designed by VHDL. We used WX12864APl for the LCD device and SPS20 for the stepping motor. Also, the micro-controller is designed by Altera Quartus tool and verified with Agent 2000 Design-kit using APEX20K Device. In this paper, we present possibility to adopt of biotechnology field through designing of one-chip controller for an electronic dispenser.

• Proceedings of the Korea Information Processing Society Conference
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• 2019.10a
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• pp.201-203
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• 2019

5G 시스템은 혁신적인 발전을 거듭하며 강력해진 기술 표준을 근간으로 초광대역 이동형 데이터 서비스, 대규모 사물통신 서비스 등을 제공하고 있다. 본 논문에서는 SW를 기반으로 한 5G의 기술 개발 방법론을 제안한다. 또, 실제 환경에서 차세대 모바일 네트워크의 성능 분석이 가능한 SW 기반의 시스템 레벨 테스트베드 및 모니터링 프로그램을 OAI(Openairinterface) 5G 연구 단체의 오픈소스를 이용하여 구현한다. 기존 하드웨어 위주의 단일 칩 시스템(SoC)을 이용한 구현은 손상되기가 쉽고 유지보수가 힘들다는 단점이 있다. 하지만 기존 하드웨어 칩을 소프트웨어 기반인 소스코드로 구현하면 유지 보수가 용이하다는 장점뿐만 아니라 하드웨어가 변경되더라도 다른 하드웨어에 호환되는 이식성 때문에 생산성이 높아지며 비용 절감의 효과도 기대할 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.10a
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• pp.776-779
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• 2010

Implementation for Gated Peak Detector CSAM (C Scanning Acoustic Microscope) based on One Chip processor is proposed in this paper. GDP (Gated Peak Detector) is implemented with VHDL tool. The proposed method leads to be available for its application and integration in all systems as well as acoustic microscope and the method is compared with the conventional methods. The technique results in efficiency in size and application.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.10a
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• pp.396-397
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• 2015

본 논문에서는 이동 물체의 연속 위치 추적을 위한 무선 저전력 기저대역 모뎀을 설계 및 구현하였다. 설계된 모뎀은 단일 하드웨어로 16칩 및 32칩 대역확산을 통해 900MHz 대역 및 2.4GHz 대역을 동시에 지원하며, 250Kbps 이하 가변전송률 전송을 통해 다양한 통달거리 지원이 가능하다. FPGA 기반 구현 결과, 설계된 기저대역 모뎀은 8,010 Slice, 20,672 Slice LUT, 25,512 Flip Flop, 18Kb Block RAM으로 구성되었음을 확인하였다.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 2004.07a
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• pp.326-326
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• 2004

• Korean Chemical Engineering Research
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• v.47 no.1
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• pp.1-10
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• 2009

As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional chip cannot be a solution for the enhancement of the semiconductor chip technology due to an increase in RC delay among interconnects. To address this problem, a new technology - "3 dimensional (3D) IC chip stack" - has been emerging. For the integration of the technology, several new key unit processes (e.g., silicon through via, wafer thinning and wafer alignment and bonding) should be developed and much effort is being made to achieve the goal. As a result of such efforts, 4 and 8 chip-stacked DRAM and NAND structures and a system stacking CPU and memory chips vertically were successfully developed. In this article, basic theory, configurations and key unit processes for the 3D IC chip integration, and a current tendency of the technology are explained. Future opportunities and directions are also discussed.