• 대한전자공학회논문지SD
• /
• 제39권9호
• /
• pp.55-61
• /
• 2002

캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다.

• 대한전자공학회논문지SD
• /
• 제40권5호
• /
• pp.361-368
• /
• 2003

저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다.

• 대한전자공학회논문지SD
• /
• 제46권12호
• /
• pp.36-42
• /
• 2009

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
• /
• pp.46-48
• /
• 2001

본 논문에서는 Baugh-Wooley 승산 알고리즘을 '8x8-bit 15 stage 파이프라인 배열 숭산기', '8x8-bit 2 stage 파이프라인 배열 숭산기', '순수 조합 논리 배열 승산기'의 방식으로 FPGA상에서 구현하였으며, 각 구현방식의 성능을 비교 분석하였다.

• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.724-733
• /
• 2003

기존의 나눗셈 연산기들은 대부분 반복적인 방식으로 연산을 수행하여 왔으나, 최근에는 파이프라인드 나눗셈 연산기에 대한 연구가 시도되고 있다. 현재 발표된 파이프라인 나눗셈 연산기는 큰 사이즈의 룩업테이블을 필요로 하기 때문에 면적을 크게 차지한다는 단점이 있다. 본 논문에서는 기존의 파이프라인드 나눗셈 연산기에 비해 룩업테이블을 크게 줄여, 비용에 효과적인 파이프라인 나눗셈 연산기를 제안한다. 제안하는 나눗셈 연산기는 단정밀도에서 3 사이클의 지연시간를 가지며, P. Hung의 방식에 비하여 약 30퍼센트 정도의 면적을 줄일 수 있다.

• 한국멀티미디어학회:학술대회논문집
• /
• 한국멀티미디어학회 2002년도 춘계학술발표논문집(상)
• /
• pp.223-228
• /
• 2002

숫자를 인식하는 방법에는 여러 가지가 있지만 단일 인식기를 구성하는 경우보다 다중 인식기를 이용하는 방법이 뛰어나다는 연구 발표가 있었다. 그래서 다중 인식에 대한 연구가 활발히 진행되고 있는데, 다중 인식기를 이용하는 방법에는 크게 직렬 조합형과 병렬 조합형이 있는데, 직렬 조합형은 인식기를 파이프라인 처럼 구성하여 순차적으로 인식하는 방법이고, 병렬조합형은 인식기를 병렬로 구성하여 인식기들의 결과를 조합하여 얻어내는 방법이다. 본 논문에서는 무제약 필기체 숫자를 인식하기 위한 병렬 파이프라인 다중 인식기의 구조와 결합 방법을 제안 하고자 한다. 조선대학교 필기체 숫자 데이터를 이용하여 실험한 결과 기존의 방법보다 비교적 높은 인식률을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제47권9호
• /
• pp.1-6
• /
• 2010

H.264 영상 압축 표준은 높은 압축률과 화질로 널리 이용되고 있다. H.264 복호기는 일반적으로 마크로블록 또는 $4{\times}4$ 하위 블록 단위로 파이프라인을 적용하여 동작한다. 이러한 파이프라인 한 단의 주기는 보통 최악의 상황에서도 동작을 보장하도록 결정되어 높은 전송 대역폭과 고성능 연산기를 요구하고 연산기가 일을 하지 않고 쉬는 사이클이 많아지는 결과를 초래한다. 본 논문에서는 이러한 연산기의 쉬는 사이클을 줄이고 데이터 전송 대역폭과 연산기 성능 요구 조건을 완화시킬 수 있는 적응적 파이프라인 구조를 채택한 효율적인 영상 복호기 구조를 제안한다. 제안한 구조에서는 파라미터와 계수는 핸드셰이킹 방식으로 전용 신호선을 통해 전달되고 복호된 영상 데이터는 AMBA AHB 네트워크를 통해 메모리에 저장하거나 읽어 온다. 각 블록의 복호 처리 시간은 영상의 특성에 따라 가변적으로 변하고 각 연산기는 데이터가 준비되면 언제든지 동작을 할 수 있다. 제안한 구조에 따라 H.264 복호기를 설계하였고 FPGA를 이용하여 동작을 검증하였다.

• 한국콘텐츠학회논문지
• /
• 제13권8호
• /
• pp.44-51
• /
• 2013

래스터 연산은 트루 컬러 이미지(픽스맵)나, 단색 이미지(비트맵)을 표현하기 위해서 광범위하게 사용된다. 이 기능은 이미지 프로세싱 기능이나, 폰트 출력 시에 강하게 요구된다. 반면에, OpenGL ES 하드웨어 등을 포함하는, 현재의 모바일 그래픽스 플랫폼들에서는 이 기능을 직접 제공하지는 않는다. 모바일 그래픽스 플랫폼들에서 이러한 래스터 연산을 완벽히 제공하기 위해서, 본 논문에서는 그래픽스 이미지들을 3차원 점들의 집합으로 해석하고, 풀-소프트웨어 구현 방식으로, 이들 3차원 점들을 전형적인 3차원 기하 파이프라인으로 처리하게 했다. 구현 결과는 충분한 실행 속도를 보였고, 정확도를 증명하기 위한 공식 검증 테스트(conformance test)들을 모두 통과하였다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
• /
• pp.711-714
• /
• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 대한전자공학회논문지SD
• /
• 제38권4호
• /
• pp.43-43
• /
• 2001

단열회로를 이용한 8-b×8-b 파이프라인 승산기와 4가지 위상을 가지는 전원클럭을 공급하기 위한 개선 된 구조의 전원클럭 발생기를 설계하였다. 전원클럭 신호선의 전하는 복원되어 에너지 소모를 줄인다. 단열회로는 ECRL 형태를 기본으로 하였으며 0.6㎛ CMOS 공정을 사용하여 설계하였다. 개선된 전원클럭 발생기는 기존회로보다 4∼11% 정도 효율이 높았다. 모의실험결과 제안하는 단열회로 승산기는 CMOS 승산기보다 2.6∼3.5배 정도의 에너지를 감소시켰다.