• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (2)
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• pp.289-291
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• 2003

MDA는 시스템을 구현 플랫폼 및 구현 기술과 독립적으로 설계할 수 있도록 지원하고, 설계된 모델을 다양한 플랫폼으로 매핑할 수 있도록 하여 재사용 및 통합을 용이하게 한다. 하지만, 플랫폼에 독립적으로 설계된 모델을 다양한 플랫폼에 매핑하려면, 해당 플랫폼에 종속적인 모델로 매핑하여야 하고, 추가적으로 생성해야 하는 모델 정보를 파악하여 코드와 일대일 매핑될 수 있도록 하여야 한다. 본 논문은 플랫폼에 독립적인 설계모델을 플랫폼에 맞게 변환하기 위하여 MOF(Meta-Object Facility)에 기반하여 매핑규칙을 정의할 수 있도록 변환 메타모델을 정의하고 이를 EJB 도메인에 적용해본다.

• 한국정보과학회 언어공학연구회:학술대회논문집(한글 및 한국어 정보처리)
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• 한국정보과학회언어공학연구회 2010년도 제22회 한글 및 한국어 정보처리 학술대회
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• pp.172-176
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• 2010

본 논문에서는 위키피디아의 '틀(temp late)'을 기조로 하여 작성된 온톨로지인 OntoCloud의 신뢰도를 보장하고 공유 및 재사용을 가능하게 하기 위하여 또 다른 어휘집합체인 워드넷(WordNet)과의 매핑을 한다. 온톨로지 매핑 기술은 온톨로지 개발 기술의 한 방법으로, 서로 비슷한 도메인을 대상으로 이미 구축되어진 서로 다른 다수의 온롤로지를 연결시킴으로서 하나의 풍부한 정보를 가지고 있는 연결망을 구축하는 방법이다. 본 논문에서는 OntoCloud와 워드넷을 두개의 온톨로지로 정의하고 각 온톨로지의 개념에 대한 정의문 비교 방법을 통해서 두개의 온톨로지에 존재하는 유사한 개념을 연결한다. 이렇게 매핑된 정보들은 OntoCloud 개념을 워드넷 어휘로 연결함으로써 개념에 대한 직관적인 이해를 돕고, 워드넷에 연결된 다른 시소러스 (예: SUMO, CoreNet 등)와 간접적으로 연결할 수 있는 틀을 마련한다. 또한 온톨로지의 상하위 계층정보를 자동으로 보강하는 등의 OntoCloud 유지보수에 활용될 수 있다. 본 논문의 실험에서는 두개의 서로 다른 온톨로지의 정의문에 사용된 어휘의 겹침 정도로 두개의 개념의 유사성을 판별하는 방법을 보인다. 본 논문에서 제시한 방법으로 약 73%의 개념 매핑에 성공하였으나, 추후 매핑 프로세스의 전처리 과정(약자 처리 및 복합명사 대응 모듈)을 추가하고 온톨로지의 구조적 특성을 활용하여 유사 개념 자동 매핑 기술을 향상시키고자 한다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1851-1857
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• 2009

본 논문은 소모 전력 계산을 위해 회로를 구현하고자 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

• 한국정보통신학회논문지
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• 제11권12호
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• pp.2306-2310
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• 2007

본 논문은 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.79-85
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• 2001

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력변수로 분리하여 조합논리회로로 구성한다. 구성된 회로는 DAG 형식으로 표현한다. DAG에서 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드는 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정한다. 각 노드가 가지고 있는 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB의 OR텀수보다 비용이 초과되지 않는 노드를 병합하여 매핑 가능한 클러스터를 구성한다. 매핑 가능 클러스터들 중에서 가장 짧은 다단의 수를 갖는 클러스터들을 선택하여 그래프 분할을 수행한다. 분할된 클러스터들은 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 빈 패킹(Bin packing)을 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다. TMCPLD와의 결과 비교는 조합논리 회로의 5개 회로만을 비교한 결과 4.7% 감소되었다. 이와같은 실험결과는 CPLD를 이용한 기술매핑에 상당한 효율성을 제공할 것으로 기대된다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.564-571
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• 1996

본 논문에서는 새로운 ASIC 구조로 최근에 관심을 모으고 있는 TLU형 FPGA를 위한 순차회로 기술 매핑에 관한 것이다. 본 고에서 제안하는 TLU형 FPGA를 위한 순차회로 기술 매핑방법은 먼저 6개 또는 7개의입력을가지는 조합 및 순차 노드에대해서 전처리 기를 사용하여 한 출력 CLB에매핑하고, 매핑안된나머지 중 순차회로합병 조건에 만족 하는 6개 혹은 7개 입력 변수를 갖는 노드부터 CLB에 매핑한다. 본 고에서 제안한 순차 회로 기술 매핑 방법이 간단하면서 만족스런 수행 시간과 결과를 얻었다. 여러개의 벤치마크 화로를 sis-pga(map_together 및 map_scparate)순차회로 합성 시스템과 비교 하였으며, 실험결과는 본 시스템이 sis-pga 보다 17% 이상 성능이 좋다는 결과를 보여 주고 있다.

• 한국측량학회지
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• 제19권1호
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• pp.19-26
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• 2001

기술적인 프로젝트를 수행하는 기관들은 전문가들의 도움을 받는 것이 보편화되어가고 있다. 프로젝트를 사전 검토하는 전문가들은 정보화 기술과 측량 및 매핑의 변화된 기술과 함께 경제적인 방법에 대한 분야에 대한 전문적인 지식이 있어야 한다. 토털스테이션, GPS, 정사사진, 수치지도 및 위성 리모트센싱과 같은 새로운 측량 및 매핑 방법은 과거의 측량 개념을 송두리째 바꾸어버렸다. 또한 매핑에 대한 기술은 지난 50년 동안 기계식에서 해석적 그리고 수치적으로 크게 변화되었다. 이제 측량 및 매핑 방법들의 적절한 선택은 특정한 기술의 사용보다는 비용과 효과 측면에서의 결정사항이 되고 있다. 예를 들어 GPS측량기는 종래의 측량기기보다 더 비싸지만 비용효율적인 측면에서 장점을 제공하고 있다. 본 연구에서는 측량 및 매핑 프로젝트에서의 비용인자와 효과인자를 독립적으로 평가하였고, 비용/효과 비(B/C비)를 평가모델에 사용하여 각 측량방법의 비용 효과를 비교하였다. 측량 및 매핑 방법들의 비용 대 효과 모델은 전체 프로젝트에서 경제적인 결과를 얻을 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.438-441
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• 2003

본 논문은 10Gb/s 클라이언트 신호를 4 채널까지 매핑 및 다중화하여 40Gb/s OTN 신호를 생성하는 OTU3 프레이머의 구조 설계를 기술한다. 클라이언트 신호는 상호 비동기인 경우 먼저 ODU2 로 비트 동기식으로 매핑된 후 ODU3 페이로드에 자리맞춤 방법으로 매핑 및 다중화될 수 있다.

• 전자공학회논문지C
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• 제36C권6호
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• pp.9-17
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• 1999

본 논문에서는 시간제약 조건을 고려한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후, 출력에지가 2이상인 노드를 분할하지 않고 노드를 복제(replication)하여 DAG을 재구성함으로써 지연시간과 CLB의 개수가 최소화 되도록 하였다. 즉, 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정한다. 그런 다음 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고 네 번째로 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논 문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 기술 매핑 툴인 TEMPLA에 비해 CLB의 개수가 18% 감소되었다.

• 한국컴퓨터정보학회논문지
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• 제4권3호
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• pp.35-46
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• 1999

본 논문에서는 시간적 조건에서 실행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 실행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고. 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 실행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 실행 시간이 20.3% 감소되었다.