• Proceedings of the Korea Information Processing Society Conference
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• 2002.04a
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• pp.683-686
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• 2002

본 논문은 시간 제약 조건하에서 수행 시간을 개선한 CPLD 기술 매핑 알고리즘을 제안하였다. 제안된 기술 매핑 알고리즘은 주어진 시간 제약 조건을 고려하여 가장 빠른 시간에 기술 매핑을 수행 할 수 있도록 속도의 개선에 중점을 두었다. 입력된 회로를 DAG로 표현한 후 입력부터 출력의 방향으로 노드들을 검색하여 매핑 가능 클러스터를 생성한다. 생성된 매핑 가능 클러스터들 중에서 시간 제약 조건에 적합한 매핑 가능 클러스터를 선택하여 기술 매핑을 수행함으로서 전체 수행 시간이 다른 알고리즘에 비해 빠르게 수행된는 결과를 나타내었다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2016.07a
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• pp.317-318
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• 2016

본 논문에서는 증강현실이나 혼합현실을 구현하기 위한 가장 현실적인 대안으로 주목받고 있는 프로젝션 매핑 기법을 활용하여 상호작용이 가능한 콘텐츠를 제작하기 위한 방법론을 제시하고 구체적인 구현의 방향성을 제시한다. 프로젝션 매핑은 구현의 측면에서 기술 문턱이 높지 않고 하드웨어의 수급이 용이하다는 점과 콘텐츠의 만족도가 매우 높다는 장점을 가지고 있어서 홀로그램과 같은 궁극의 증강현실 기술이 완성되기 이전까지 매우 현실적인 대안 기술로 인식되어 지고 있다. 본 논문에서는 이러한 프로젝션 매핑 기반의 증강현실 프레임워크를 완성하고 기본적인 상호작용이 가능한 콘텐츠를 제작하여 프로젝션 매핑 기반의 콘텐츠의 우수성과 가능성을 실증해 보이고자 한다. 향후 본 논문에서 실증한 상호작용 프로젝션 매핑 분야의 기술들은 전산업계에서 매우 파격적인 변화를 이끌어 낼 것이라고 판단된다.

• Proceedings of the Korea Inteligent Information System Society Conference
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• 2007.05a
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• pp.269-276
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• 2007

온톨로지 매핑 기술은 시맨틱 웹을 비롯한 여러 분야에서 중요한 기술 중 하나이다. 온톨로지 매핑은 두 개의 온톨로지를 입력으로 받고, 이를 몇 개의 매개변수로 구성된 특정 알고리즘을 이용하여 두 온톨로지 간의 매칭 관계를 알아내고 이를 표현하는 절차를 말한다. 온톨로지 매핑을 이용하여 대용량 온톨로지의 통합이나, 지능화된 통합 검색을 구현할 수 있고, 여러 응용프로그램이 하나의 도메인을 공유하는 등 여러가지 방안으로 사용할 수 있다. 일반적으로 온톨로지 매핑의 성능을 판단하는데 있어서 매핑 결과를 측정하는 방법론의 측정 값을 주로 고려해왔다. 본 연구에서는 매핑을 수행할 때 두 개의 파라미터를 사용하였는데 하나는 알파이고 하나는 Threshold이다. 이것은 매핑의 정확성을 판단하는데 많은 영향을 미친다. 앞서 언급했듯이 매핑결과에 대한 측정값을 중요하게 여기기 때문에 많은 매핑관련 연구에서 알고리즘이 좋은 측정값을 도출할 수 있도록 파라미터를 조절하는 것에 초점을 맞춰왔다. 본 연구에서 측정방법에 따른 높은 측정결과를 지향하는 것이 아닌 온톨로지의 성격과 매핑결과의 사용처에 따라 파라미터를 적절히 변화시켜야 한다는 점에 주목하고, 주어진 환경과 매핑의 사용처에 알맞게 파라미터를 조정하는 방법론을 제안하고자 한다.

• Journal of the Korea Society of Computer and Information
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• v.10 no.2 s.34
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• pp.49-57
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• 2005

In this paper. a CLB-based CPLD low power technology mapping algorithm for trade-off is proposed. To perform low power technology mapping for CPLD, a given Boolean network has to be represented to DAG. The proposed algorithm consists of three step. In the first step, TD(Transition Density) calculation have to be Performed. Total power consumption is obtained by calculating switching activity of each nodes in a DAG. In the second step, the feasible clusters are generated by considering the following conditions : the number of output. the number of input and the number of OR-terms for CLB within a CPLD. The common node cluster merging method, the node separation method, and the node duplication method are used to produce the feasible clusters. The proposed algorithm is examined by using benchmarks in SIS. In the case that the number of OR-terms is 5, the experiments results show reduction in the power consumption by 30.73$\%$ comparing with that of TEMPLA, and 17.11$\%$ comparing with that of PLAmap respectively

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.662-664
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• 2000

병렬 컴퓨팅에서 중요 문제의 하나는 다중 태스크를 다중 프로세서 병렬 시스템의 여러 노드에 대한 최적의 매핑을 찾는 것이다. 이러한 매핑의 목적은 솔루션 품질에 손상 없이 총 실행시간을 최소화시키는 것이다. 이 분야에서는 많은 휴리스틱 방법들을 사용하여 나름대로 매핑 문제를 해결해 왔다. 본 논문에서는 효율적인 클러스터 데이터 매핑을 위한 혼합형 휴리스틱 기법에 대하여 기술한다. 제시하는 휴리스틱 기법은 유전알고리즘과 평균장어닐링 알고리즘을 혼합시킨 것으로 두 가지 방법의 장점들을 합하여 성능을 향상시킬 수 있음을 보여준다. 혼합형 휴리스틱 알고리즘의 솔루션과 실행시간을 기존 매핑 알고리즘들과 비교한 시뮬레이션 결과를 보고한다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.668-670
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• 1998

테크놀로지 매핑의 효율성은 매핑된 회로의 지연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로의 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(Constructive) 단계와 반복적인(Iterative) 단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매핑되어진후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들은 결정 함수(Decision Making)에 대한 퍼지 이론 법칙의 계층적인 구조에 의해 연결되어져 있다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시각과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.

• Journal of the Korea Society of Computer and Information
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• v.4 no.4
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• pp.15-24
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• 1999

In this paper, we propose a new CPLD technology mapping algorithm improving run-time under time constraint. In our technology mapping algorithm, a given logic equation is constructed as the DAG type, then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a result. it makes delay time and the number of CLBs, run-time to be minimized. Also, after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within CLB. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.935-936
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• 2009

본 논문에서는 과학기술문서에 존재하는 기술용어와 이들 간의 연관관계를 설명하는 디스크립터를 찾아서 [subject predicate object] 형태의 트리플을 생성하는 애플리케이션을 개발할 때 발생하는 단어 의미 애매성 해소 문제를 다룬다. 기술용어가 가지고 있는 연관관계를 결정하기 위해서 워드넷의 신셋 정보를 사용하는데 이 방법은 동사를 워드넷에 매핑할 때와 상위어 관계로 전이할 때 여러 개의 의미에 매핑되는 문제점이 발생한다. 이것을 해결하기 위해서 상위어 시퀀스 클러스터링을 이용한 단어의 의미 애매성 해결 방안을 제시한다. 이 방법을 사용함으로써 워드넷 매핑과 상위어 전이 시에 발생하는 다중 매핑 문제를 동시에 해결할 수 있다.

• Journal of the Korean Society for information Management
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• v.16 no.4
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• pp.53-74
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• 1999

This paper describes concept mapping techniques for eliciting and representing knowledge. Concept mapping techniques range from very informal to very formal. Informal concept mapping techniques are usually very easy to use and understand for humans, but not for computers. Formal concept mapping techniques are computational, but humans usually find them hard to understand and use. A knowledge acquisition and representation tools which handle both kinds, and the transition from informal to formal, would be very useful. It is proposed that concept maps be regarded as basic components of any knowledge-based system, complementing text and image with formal and informl active diagrams.

• Journal of the Korea Society of Computer and Information
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• v.10 no.3 s.35
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• pp.11-18
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• 2005

In this paper, we propose a new technology mapping algorithm for CPLD consider area under time constraint. This algorithm detect feedbacks from boolean networks, then variables that have feedback are replaced to temporary variables. Creating the temporary variables transform sequential circuit to combinational circuit. The transformed circuits are represented to DAG. After traversing all nodes in DAG, the nodes that have output edges more than two are replicated and reconstructed to fanout free tree. Using time constraints and delay time of device, the number of graph partitionable multi-level is decided. Several nodes in partitioned clusters are merged by collapsing, and are fitted to the number of OR-terms in a given CLB by bin packing. Proposed algorithm have been applied to MCNC logic synthesis benchmark circuits, and have reduced the number of CLBs by $62.2\%$ than those of DDMAP. And reduced the number of CLBs by $17.6\%$ than those of TEMPLA.