Journal of Korea Society of Industrial Information Systems
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v.18
no.5
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pp.19-23
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2013
This paper deals with the analysis of 6T SRAM cell stability for Hi-speed processing Ternary Content Addressable Memory. The higher the operation frequency, the smaller CMOS technology required in the designed TCAM because the purpose of TCAM is high-speed data processing. Decrease of Supply voltage is one cause of unstable TCAM operation. Thus, We should design TCAM through analysis of SRAM cell stability. In this paper we propose methodology to characterize the Static Noise Margin of 6T SRAM. All simulations of the TCAM have been carried out in 180nm CMOS process technology.
Proceedings of the Korean Society of Computer Information Conference
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2014.01a
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pp.373-376
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2014
최근 모바일 기기 및 무선기기의 발달로 인하여 센서 네트워크가 다양한 분야에서 응용되고 있다. 따라서 센서에서 실시간으로 발생하는 스트리밍 데이터에서 이벤트를 감지하고 분석하는 것은 중요한 연구 분야로 부각되고 있다. 단순 이벤트의 발생 조건을 빠르게 판별하기 위해 비트맵 인덱스 기반 복합 이벤트 검출 기법 등 여러 가지 방법들이 사용되고 있지만, 아직까지 이기종 센서에서 발생하는 각기 다른 형태의 데이터를 융합하여 이벤트를 검출하는 복합 이벤트 처리에 대한 연구는 미비한 실정이다. 본 논문에서는 각기 다른 형태를 가지는 스트리밍 데이터에 멤버쉽 함수를 적용하여 퍼지화 함으로서 이기종 센서에서 발생하는 데이터를 융합 처리가능하며, Quine-Mccluskey 감축기법을 통하여 규칙의 신뢰도 및 속도가 향상된 의사결정을 하는 고속 이벤트 탐지기법을 제안한다.
Proceedings of the Korean Society of Broadcast Engineers Conference
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2014.11a
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pp.39-40
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2014
카메라를 갖춘 모바일 기기가 보편화되면서 모바일 환경에서 영상처리를 이용한 다양한 응용이 확산되고 있다. 영상은 다른 정보에 비해 데이터의 양이 비교적 방대하기 때문에 모바일 환경에서 영상처리를 수행하기 위해서는 처리속도, 전력, 발열 등의 물리적 제약조건이 존재할 수 있다. 본 논문에서는 이러한 문제를 극복하기 위해 모바일 기기에서 코프로세서인 임베디드 GPU(Graphic Processing Unit)를 이용한 영상처리의 고속화 방법을 제시한다. 실험에서는 보편적으로 활용되는 영상처리 알고리즘에 대해 CPU(Central Processing Unit) 및 GPU 각각에서의 성능을 비교함으로써 고속화 방법의 우수성을 검증하고 특징을 분석하였다.
인터넷의 발전과 더불어 네트워크 상에서의 침입 시도가 갈수록 증가되고 다변화됨으로써, 이에 대한 대응으로 많은 침입탐지시스템들이 개발되었다. 그러나, 현재의 대다수 침입탐지시스템들은 갈수록 증가하는 트래픽양을 처리하는 데 어려움이 있다. 즉, 기가비트 이더넷 환경과 같은 고속 네트워크 환경이 현실화되고 있고, 이를 바탕으로한 대용량의 데이터를 처리할 수 있는 보안 분석 기법들에 대한 필요성이 대두되고 있다. 따라서, 본 논문에서는 고속 네트워크 환경에 적합한 하드웨어 기반의 고성능 침입탐지 기술에 대해서 설명한다. 이는 대용량의 트래픽 데이터들을 실시간으로 분석하기위한 기술로써, 점점 고속화되고 대용량화되어 가는 대규모 네트워크 환경에서의 다양한 침입을 보다 빠르고 정확하게 탐지하고 대응하기 위한 기반을 제공한다.
Proceedings of the Korea Information Processing Society Conference
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2005.05a
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pp.1401-1404
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2005
유비쿼터스 환경을 구현하기 위한 핵심기술로서 조명 받고 있는 여러 가지 기술 중 다양한 정보의 흐름을 위한 통로가 되고 고품질의 멀티미디어 서비스를 제공 받을 수 있는 네트워크 기술의 중요성이 부각되고 있다. 그 중 유비쿼터스 환경의 핵심이라 할 수 있는 이동상의 각종 서비스 활용을 위해 고속의 이동성을 지원하고 광대역의 통신 환경을 보장하는 네트워크 환경의 출현이 요구되는 상황이다. 이에 맞추어 고속의 데이터 전송 및 이동성을 보장하는 디지털 이동방송의 데이터 채널과 기존 WWAN망의 융합을 통한 쌍방향 네트워크를 활용하여 텔레매틱스 등의 고속 이동 환경에서의 통합 통신 환경을 구축하는 것에 대해 기술 하였다.
Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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2004.05b
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pp.664-668
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2004
본 논문에서는 고속 이더넷의 고속의 이더넷의 물리계층에서 수신된 비트열로 부터 클록을 복원하고, 이 클록으로부터 동기된 비트열을 10b/8b 디코딩한 다음, 바이트열로 복원하여 데이터 링크계층의 MAC(Media Access controller)로 전송한다. PCS의 디코더는 S비트의 데이터와 제어신호를 추출하여 MAC으로 전달하는 기능을 수행한다. 즉 본 논문에서는 PCS기능 중 가장 중요한 요소인 10b/8b 디코더를 VHDL언어를 사용하여 기술하고 Xilinx ISE5.1를 이용하여 구현하였고, 입력 부분에 DDR인터페이스를 사용하였다. 구현한 결과 1056개의 게이트 사용하였으며, 10Gbps를 지원하기 위해서는 한 블록 당 2.5Gbps의 처리속도가 필요하다. 설계 모듈은 5.1Gbps의 처리 속도를 지원하여 관련 응용분야에서 사용이 가능할 것으로 사료된다.
Proceedings of the Korea Information Processing Society Conference
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2013.11a
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pp.327-328
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2013
최근 클라우드 컴퓨팅 환경 내에서 많은 IT 기업들이 그동안에 쌓아두었던 소프트웨어, 하드웨어 기술력을 바탕으로 클라우드 컴퓨팅을 제공하는 데 필요한 IT 인프라 구축에 힘쓰고 있는 시점에서 경쟁력이 심화되고 있다. 그렇기 때문에 대용량의 데이터를 사용자에게 고속으로 제공할 수 있는 방안을 연구하는 것이 클라우드 컴퓨팅 환경에서 대두되고 있는 이슈 중에 하나이다. 본 논문에서는 HSS(Hybrid Storage System) 내부 소프트웨어 시스템 설계 기법에 고속 캐싱을 접목시켜 사용자에게 고속으로 데이터를 제공하는 방안을 제시하였다.
Journal of the Institute of Electronics Engineers of Korea SD
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v.46
no.2
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pp.15-23
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2009
This paper presents a novel high-speed, low-complexity flexible 128/64-point $radix-2^4$ FFT/IFFT processor for the applications in high-throughput MIMO-OFDM systems. The high radix multi-path delay feed-back (MDF) FFT architecture provides a higher throughput rate and low hardware complexity by using a four-parallel data-path scheme. The proposed processor not only supports the operation of FFT/IFFT in 128-point and 64-point but can also provide a high data processing rate by using a four-parallel data-path scheme. Furthermore, the proposed design has a less hardware complexity compared with traditional 128/64-point FFT/IFFT processors. Our proposed processor has a high throughput rate of up to 560Msample/s at 140MHz while requiring much smaller hardware expenditure satisfying IEEE 802.11n standard requirements.
Internet traffic is getting tremendously heavier due to the exponential growth of the Internet users, the spread of the E-commerce and the network games. High-speed routers for fast packet forwarding are commercially available to satisfy the growing bandwidth. A high-speed router, which has the decentralized multiprocessing architecture for IP and routing functions, consists of host processors, line interfaces and switch fabrics. In this paper, we propose a software architecture tuned for high-speed non-forwarding packet manipulation. IPCMP (Inter-Processor Communication Message Protocol), which is a mechanism for IPC (Inter-Processor Communication), is also proposed and implemented as well. Proposed IPC mechanism results in faster packet-processing rate by 10% as compared to the conventional IPC mechanism using UDP/IP.
Journal of the Korea Society of Computer and Information
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v.12
no.1
s.45
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pp.155-160
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2007
Because output of multi-code CDMA system adapted high speed data transmission becoming multi-level system use linear amplifier in output stage and complex output signal. Therefore, Multi-Code CDMA system has shortcoming of high price, high complexity etc.. Binary CDMA technology that allow fetters in existing CDMA technology to supplement this shortcoming proposed. In binary CDMA system When correlator process high speed data, bottle-neck phenomenon is happened on synchronization acquisition process, it is very important parameter. Because existent correlator must there be advantage that power consumption is small but flow addition of several stages to receive correlation's value, the processing speed has disadvantage because the operation amount is much. Therefore in this paper, proposed correlator has characteristic such as data is able to high speed processing, chip area is independent and power consumption is constant in structure in binary CDMA system.
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[게시일 2004년 10월 1일]
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