• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.64-66
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• 2005

본 논문에서는 GF($2^m$) 상에서 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 하드웨어 설계 및 구현에 관하여 기술한다. 나눗셈을 위한 모듈러 연산은 개선된 이진 확장 유클리드 알고리듬 (Binary Extended Euclidian algorithm) 을 기본으로 하고 있다 성능비교 결과로부터 제안한 방법은 기존 방법에 비해 지연시간이 약 $26.7\%$ 정도 개선됨을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.925-927
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• 2011

본 논문에서는 확장 이진 최대공약수 알고리듬 (Extended Binary GCD algorithm)을 기본으로 GF($2^m$) 상에서 유한체 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 FPGA 설계 구현에 관하여 기술한다. 제안한 알고리듬은 Verilog HDL 로 기술하였고, Xilinx FPGA virtex4-xc4vlx15 디바이스를 타겟으로 하였다.

• 정보처리학회논문지C
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• 제17C권2호
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• pp.145-152
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• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.

• 전기전자학회논문지
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• 제24권4호
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• pp.961-968
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• 2020

타원곡선 암호에 필수적으로 사용되는 모듈러 곱셈의 고성능 하드웨어 설계에 대해 기술한다. 본 논문의 모듈러 곱셈기는 NIST FIPS 186-2에 정의된 소수체 상의 5가지 체 크기(192, 224, 256, 384, 521 비트)의 모듈러 곱셈을 지원하며, 정수 곱셈과 축약의 두 단계 과정으로 모듈러 곱셈을 연산한다. 고속 정수 곱셈을 위해 카라추바-오프만 곱셈 알고리듬이 사용되었고, 축약 연산을 위해 Lazy 축약 알고리듬이 사용되었다. 또한, Lazy 축약에 포함된 나눗셈 연산을 위해 Nikhilam 나눗셈 알고리듬이 사용되었으며, 나눗셈 연산은 주어진 모듈러 값에 대해 처음 한 번만 연산되고, 모듈로 값이 고정된 상태로 연속적인 모듈러 곱셈이 수행되는 경우에는 나눗셈을 거치지 않도록 하였다. 설계된 모듈러 곱셈기는 32 MHz의 클록 주파수로 동작하는 경우에 초당 640만번의 모듈러 곱셈을 연산할 수 있는 것으로 평가되었으며, 180-nm CMOS 셀 라이브러리로 합성한 결과, 67 MHz의 클록 주파수로 동작이 가능하며, 456,400 등가 게이트로 구현되었다.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1727-1736
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• 2006

지능 시스템에서 고속으로 퍼지 데이터를 처리하기 위해서, 퍼지 제어시스템이 해결해야 할 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서 수행속도를 개선하는 것이다. 이를 위해서는, 특히 후건부의 연산 및 비퍼지화 단계에서 고속 연산이 이루어져야 한다. 따라서 본 논문에서는 지능 시스템을 위한 퍼지 제어기의 속도향상을 위해 후건부 및 비 퍼지화 단계에서 [0, 1]의 실수 연산을 하지 않고, 퍼지 소속함수의 실수 값을 정수형 격자에 매핑 시켜 곱셈, 나눗셈이 필요 없는 정수형 덧셈을 고속으로 수행할 수 있는 알고리듬을 제안하고, truck backer-upper 제어 시스템에 적용하여 기존의 방법보다 매우 빠른 실시간 고속 퍼지 시스템을 보여준다. 본 논문에서 제안한 시스템은 로봇의 팔 움직임 제어 와 같은 실시간 고속 지능 시스템에 잘 활용될 수 있다.