기존의 LMS 알고리듬을 이용한 적응필터에 비해 연산횟수를 줄이고 입력신호의 통계적 특성에 덜 민감한 적응필터를 제안한다. 입력 신호와 기준신호에 대한 고속 하다마드 변환을 수행한 후 하다마드 변환 영역에서 LMS 알고리듬을 적용한다 기존의 적응필터와 비교하여 필터의 입력신호 추정 성능은 유지하면서 고속 하다마드 변환으로 인해 적응과정에서의 곱셈연산이 크게 줄어드며 잡음의 분산값 변화와 같은 입력신호의 변화에 대한 필터의 안정도와 강인성이 크게 향상됨을 보인다.
Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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2010.10a
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pp.274-277
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2010
본 논문에서는 다층 퍼셉트론 신경회로망을 사용하여 각 프레임에서 유성음, 무성음, 그리고 묵음 구간을 검출하는 구간검출 알고리즘을 제안한다. 신경회로망의 입력으로는 고속 푸리에변환에 의한 전력스펙트럼 및 고속 푸리에변환 계수가 사용되어 네트워크가 학습된다. 본 실험에서는 원 음성에 백색잡음이 중첩된 음성을 신경회로망에 입력함으로서 각 프레임에서의 유성음, 무성음, 묵음 구간의 검출성능 결과를 나타낸다.
본 논문에서는 전화선을 이용한 고속 홈네트워크인 HomePNA 2.0 시스템에서 HomePNA 2.0 (H2) 프레임을 만들기 위한 프레임 프로세싱 중, 다항식 나누기 연산을 통한 CRC (Cyclic Redundancy Check) 16비트 생성, HCS (Header Check Sequence) 8비트 생성 및 혼화(Scrambling) 처리에 있어서 입력 8 비트를 동시에 병렬 처리함으로써 기존의 1 비트 입력을 LFSR (Linear Feedback Shift Register)를 사용한 다항식 나누기 연산을 수행했을 때보다 빠른 속도로 H2 프레임을 구현하고자 하는 고속 처리 기법을 제시하고 이의 성능을 검증하였다.
Proceedings of the Korean Information Science Society Conference
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2007.10b
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pp.302-307
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2007
RFID를 기반으로 유비쿼터스 환경의 응용 서비스를 지원하는 미들웨어는 지속적으로 끊임없이 입력되는 데이터를 정확하게 실시간으로 처리하고 응용 서비스에서 질의하는 결과를 획득해서 전달하여야 한다. 이와 같은 지속적으로 입력되는 대량의 데이터 스트림을 처리하기 위해서 데이터 스트림 관리 시스템(Data Stream Management System: DSMS)을 개발하기 위한 연구가 진행되고 있다. 기존에 연구되는 데이터 스트림에 대한 알고리즘은 대부분 연속 질의 결과들 사이의 평균 오차를 줄이고, 부하 발생 시 데이터의 우선순위에 따라 버리는 것에 초점이 맞추어져 있다. 본 논문에서는 RFID EPC 라는 데이터 특성에 맞추어 다중버퍼를 이용함으로써 고속의 데이터 처리 능력을 얻고, 각 버퍼마다 일정한 규칙을 통해 질의에 있어서도 빠른 대응을 할 수 있는 알고리즘을 제안한다. 본 논문은 현재 DSMS의 관련 연구와 고속 데이터 처리의 필요성을 말하고, 제안하는 알고리즘 설명과 시뮬레이션을 통해 단일버퍼와 다중버퍼일 경우 데이터 처리 속도 성능 평가와 제안한 알고리즘에 맞도록 버퍼가 생성 되는지 테스트하는 것으로 구성된다.
The Journal of Korean Institute of Communications and Information Sciences
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v.26
no.12C
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pp.261-267
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2001
This paper presents the architecture of multiple-queue manager for input-queued switch, which has arbitration latency, and the design of the chip. The proposed architecture of multiple-queue manager provides wire-speed routing with a pipelined buffer management, and the tolerance of requests and grants data transmission latency between the input queue manager and central arbiter using a new request control method, which is based on a high-speed shifter. The multiple-input-queue manager has been implemented in a field programmable gate array chip, which provides OC-48c port speed. It enhances the maximum throughput of the input queuing switch up to 98.6% with 128-cell shared input buffer in 16$\times$16 switch size.
Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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2002.05a
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pp.264-267
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2002
This paper presents the design of a pipelined virtual output queue routing engine for an advanced input-queued ATM switch, which has a serial cross bar structure. The proposed routing engine has been designed for wire-speed routing with a pipelined buffer management. It provides the tolerance of requests and grants data transmission latency between the routing engine and central arbiter using a new request control method that is based on a high-speed shifter. The designed routing engine has been implemented in a field programmable gate array (FPGA) chip with a 77MHz operating frequency, 16$\times$16 switch size, and 2.5Gbps/port speed.
본 논문에서는 고속 데이터 전송을 위한 OFDM (Orthogonal Frequency Division Multiplex) 시스템용 고속 FFT 프로세서를 제안한다. 적은 하드웨어 크기를 만족하기 위해 단일 메모리 구조를 채택하였으며 고속 연산을 위해 Radix-4 알고리즘과 메모리 뱅크 구조를 사용하였다. 또한, 버터 플라이 출력이 입력 데이터의 위치에 저장되는 In-place 메모리 구조를 갖는다. 설계한 프로세서는 VHDL로 모델링하여 삼성 0.5㎛ SOG 공정으로 합성하였으며 메모리를 제외한 전체 게이트 수가 98,326개를 보였다. 동작속도는 42MHz로 256-포인트 연산이 6㎲에 처리 가능한 구조이다.
Proceedings of the Korea Information Processing Society Conference
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2005.05a
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pp.1641-1644
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2005
현재의 인터넷과 같은 전자 통신망과 멀티미디어 시스템의 발달은 고속의 대용량 데이터 전송을 필요로 한다. 초고속 통신 시스템에서의 고속 데이터 전송은 주로 광섬유를 사용하는 광통신으로 이루어지고 있다. FTTH(Fiber To The Home)와 같은 광통신 시스템은 멀티미디어 커뮤니케이션을 위해 필요한 큰 데이터 전송률을 제공할 수 있기 때문에 더욱 더 중요성이 높아지고 있으며 이러한 광통신 시스템에서는 통신환경의 영향을 적게 받고 외부 조절이나 부품이 필요하지 않는 수신기 IC 의 개발이 요구되고 있다. 일반적으로 광통신 수신기에는 고속 동작에 적합한 특성을 가진 GaAs-MESFET 가 사용되고 있으나, 본 논문에서는 0.35um CMOS 2-poly 4-metal 공정을 이용하여 5Gbps 광수신기를 설계하였다. 설계된 수신기는 Preamplifier, Main amplifier, ABC 회로로 구성되어 있다. Transimpedance amplifier 형태의 Preamplifier 는 광검출기에 의해 생성된 전류 신호를 전압 신호로 변환한다. ABC 회로는 Peak_Hold 회로와 Bottom_Hold 회로로 구성되어 있다. 기존의 Peak_Hold 회로에서는 다이오드와 hold capacitor 를 이용하여 peak 값을 검출하도록 되어 있는데, 다이오드를 이용하는 경우 작은 입력 신호전압의 Peak 값을 검출하는 데 한계가 있다. 이러한 단점을 보완하고자 전류 거울형태의 Peak_Hold 회로를 설계하였다. 전류거울(current mirror)형태의 출력 신호의 duty error 를 줄이고 비트 에러율(Bit Error Rate)을 개선하는데 효과적이었다. 설계된 광수신기는 30dB 의 입력 dynamic range 와 입력 capacitance 3pF 에서 80MHz 의 대역폭을 가진다. 전력 소비량은 3.3V 전원 전압이 인가된 경우 약 150mW 정도이다.
350km/h의 주행속도를 목표로 개발, 시험중인 한국형 고속전철의 안전한 주행과 발생 전자파의 영향 저감을 통한 주변장치의 영향 최소화를 위하여 저속 운행부터 입력전류를 측정한다. 이때 LabVIEW Program을 이응하며. 계측되고 분석된 결과를 토대로 차량의 설계 대비 성능의 확인 및 향후 고속주행을 위한 기본 자료로 활용하고자 한다.
Proceedings of the Korean Society of Broadcast Engineers Conference
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2011.11a
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pp.307-309
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2011
본 논문에서는 SIMD(Single Instruction Multiple Data) 프로세서를 사용한 HEVC 부호화기의 하다마트 트랜스폼 고속화를 제안한다. 본 논문에서는 MMX와 SSE 레지스터를 사용하여 하다마드 트랜스폼을 SIMD 연산으로 대체함으로써 메모리 접근 횟수와 명령어의 수를 줄여 부호화기를 고속화하였다. 또한, HEVC의 10비트 입력에 따른 SIMD 구조의 비효율적인 구현을 해결하기 위하여 하다마드 트랜스폼의 입력 픽셀 비트수를 감소시키는 IBDD(Internal Bit Depth Decreasing)를 제안했다. HEVC 부호화기에 하다마드 트랜스폼을 SIMD 연산으로 대체한 결과 부호화 효율의 저하 없이, 부호화기의 수행 시간은 10% 감소되었다.
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[게시일 2004년 10월 1일]
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