• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.293-293
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• 2011

현재 디스플레이의 연구의 최종목표는 저온 공정을 이용한 플렉서블 디스플레이의 적용이다. 이를 위해 채널 영역, 도핑, 기판 및 게이트 절연막 등에 대해 다양한 연구가 진행되고 있다. 이번 연구에서 게이트 절연막을 가장 널리 이용되는 질화막 (산화막)을 CVD법을 이용하였다. 온도 가변 이전에 파워, 가스비 등의 공정을 진행하였으며, 이 후 최적 조건을 이용하여 온도 가변을 진행하였다. 200도 미만의 극저온 공정에서의 절연막 특성을 고온에서의 절연막 특성과 비교 분석 하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.259-259
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• 2016

반도체 산업 전반에 걸쳐 이루어지고 있는 연구는 소자를 더 작게 만들면서도 구동능력은 우수한 소자를 만들어내는 것이라고 할 수 있다. 따라서 소자의 미세화와 함께 트랜지스터의 구동능력의 향상을 위한 기술개발에 대한 필요성이 점차 커지고 있으며, 고유전(high-k)재료를 트랜지스터의 게이트 절연막으로 이용하는 방법이 개발되고 있다. High-k 재료를 트랜지스터의 게이트 절연막에 적용하면 낮은 전압으로 소자를 구동할 수 있어서 소비전력이 감소하고 소자의 미세화 측면에서도 매우 유리하다. 그러나, 초미세화된 소자를 제작하기 위하여 high-k 절연막의 두께를 줄이게 되면, 전기적 용량(capacitance)은 커지지만 에너지 밴드 오프셋(band-offset)이 기존의 실리콘 산화막(SiO2)보다 작고 또한 열공정에 의해 쉽게 결정화가 이루어지기 때문에 누설전류가 발생하여 소자의 열화를 초래할 수 있다. 따라서, 최근에는 이러한 문제를 해결하기 위하여 게이트 절연막 엔지니어링을 통해서 누설전류를 줄이면서 전기적 용량을 확보할 수 있는 연구가 주목받고 있다. 본 실험에서는 high-k 물질인 Ta2O5와 SiO2를 적층시켜서 누설전류를 줄이면서 동시에 높은 캐패시턴스를 달성할 수 있는 게이트 절연막 엔지니어링에 대한 연구를 진행하였다. 먼저 n-type Si 기판을 표준 RCA 세정한 다음, RF sputter를 사용하여 두께가 Ta2O5/SiO2 = 50/0, 50/5, 50/10, 25/10, 25/5 nm인 적층구조의 게이트 절연막을 형성하였다. 다음으로 Al 게이트 전극을 150 nm의 두께로 증착한 다음, 전기적 특성 개선을 위하여 furnace N2 분위기에서 $400^{\circ}C$로 30분간 후속 열처리를 진행하여 MOS capacitor 소자를 제작하였고, I-V 및 C-V 측정을 통하여 형성된 게이트 절연막의 전기적 특성을 평가하였다. 그 결과, Ta2O5/SiO2 = 50/0, 50/5, 50/10 nm인 게이트 절연막들은 누설전류는 낮지만, 큰 용량을 얻을 수 없었다. 한편, Ta2O5/SiO2 = 25/10, 25/5 nm의 조합에서는 충분한 용량을 확보할 수 있었다. 적층된 게이트 절연막의 유전상수는 25/5 nm, 25/10 nm 각각 8.3, 7.6으로 비슷하였지만, 문턱치 전압(VTH)은 각각 -0.64 V, -0.18 V로 25/10 nm가 0 V에 보다 근접한 값을 나타내었다. 한편, 누설전류는 25/10 nm가 25/5 nm보다 약 20 nA (@5 V) 낮은 것을 확인할 수 있었으며 절연파괴전압(breakdown voltage)도 증가한 것을 확인하였다. 결론적으로 Ta2O5/SiO2 적층 절연막의 두께가 25nm/10nm에서 최적의 특성을 얻을 수 있었으며, 본 실험과 같이 게이트 절연막 엔지니어링을 통하여 효과적으로 누설전류를 줄이고 게이트 용량을 증가시킴으로써 고집적화된 소자의 제작에 유용한 기술로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.242.2-242.2
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• 2013

최근 산화물 반도체 박막 트랜지스터의 신뢰성(reliability) 평가에 대한 연구가 활발히 이루어지고 있다. 신뢰성 평가하는 한 방법으로 게이트에 바이어스를 지속적으로 인가하여 소자의 문턱 전압의 변화를 통해 안정성(stability)를 확인한다. 전압을 지속적으로 인가하게 되면 소자를 열화시켜 전기적 특성이 약화된다. 본 연구에선 ITZO 박막 트랜지스터의 신뢰성 평가를 위해 게이트 절연막($SiO_2$, $SiN_x$)에 따른 ITZO 소자를 제작 및 게이트 바이어스 스트레스 후 전기적 특성을 비교, 분석하였다. 제작된 소자의 게이트에 전압을 +15V로 7200초 동안 인가하였다. 스트레스 후 게이트 절연막이 $SiO_2$, $SiN_x$인 ITZO 산화물 박막 트랜지스터 모두 positive 방향으로 이동하였고, 그 결과 문턱 전압, 이동도, 아문턱 기울기의 변화가 발생하였다. $SiO_2$의 경우 아문턱 기울기의 변화가 거의 없이 문턱 전압의 변화만을 보였고, 이는 단순히 ITZO층과 게이트 절연막 계면에 전자가 포획되거나 혹은 게이트 절연막 내에 전자가 주입이 되었기 때문이다. 반면에 $SiN_x$의 경우 ITZO층과 게이트 절연막 계면에 추가적인 결함(defect)이 생성되었기 때문에 $SiO_2$보다 더 많은 전자를 포획하여 아문턱 기울기와 문턱 전압의 변화가 컸다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.238-239
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• 2006

본 논문은 게이트 절연막에 OTS(n-octadecy trichlorosilance) 혼합용액을 이용하여 SAMs(Self-Assembled Monolayers)막을 형성하였다. OTS 혼합용액은 OTS를 0.1w%와 0.5w% 각각을 클로로포름 30w%와 헥산 70w%에 혼합하여 만들었다. 이 혼합용액을 게이트 절연막위에 표면처리하였다. 활성층인 Pentacene이 게이트 절연막 위에 증착될 때, OTS 혼합용액의 비에 따라 누설전류특성을 보았다. OTS를 0.1w% 처리한것이 0.5w%보다 누설전류가 더 작게 나타났다. 결과적으로 OTFT의 게이트 절연막의 절열특성은 향상시키는데 OTS 혼합용액의 비가 큰 영향을 준다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.243.2-243.2
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• 2013

본 실험에서 $SiO_2$, $SiN_x$ 게이트 절연막에 따른 ITZO 산화물 반도체 트랜지스터를 제작하여, 온도변화에 따라 전달 특성 변화를 측정하여 열에 대한 소자의 안정성을 비교, 분석하였다. 온도가 증가함에 따라 carrier가 증가하는 온도 의존성을 보이며, 이로 인해 Ioff가 증가하였다. multiple-trapping 모델을 적용하여, 이동도 증가와 문턱 전압이 감소를 확인하였다. 또한 M-N rule을 적용하여 $SiO_2$, $SiN_x$ 게이트 절연막을 가진 ITZO 산화물 박막 트랜지스터의 활성화 에너지를 추출하고, sub-threshold 지역에서 활성화 에너지의 변화량이 $SiO_2$, SiNX 각각 0.37 eV/V, 0.24 eV/V로 차이를 통해 $SiN_x$ 게이트 절연체를 가진 ITZO 산화물 반도체 트랜지스터의 이동도와 문턱 전압의 변화가 더 컸음을 확인하였다.

• 한국진공학회지
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• 제6권2호
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• pp.103-108
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• 1997

본 연구에서는 2단계 실리콘 건식식각 공정과 게이트 절연막으로 열산화막과 tetraethylorthosilicate(TEOS) 산화막의 이중막을 사용하고, 스핀-온-그래스 (Spin-on-glass:SOG) 에치백(etch-back) 공정에 의하여 게이트를 제작하는 새로운 방법을 통하여 실리콘 전계방출소자를 제작하고 그 특성을 분석하였다. 게이트 절연막의 누설전류 를 감소시키면서 팁과 게이트의 간격을 줄이는 구조인 이중 게이트 절연막을 형성하기 위하 여 팁 첨예화 산화 공정후 낮은 점도의 감광막(photo resist)을 시료에 도포한 후, $O_2$ 플라 즈마 에싱(ashing)하는 공정을 채택하였다. 이러한 공정으로 제작된 에미터 팁의 높이와 팁 반경은 각각 1.1$\mu\textrm{m}$와 100$\AA$정도이었으며, 256개 팁 어레이에서 전계방출의 문턱전압은 40V 이하이었다. 60V의 게이트전압에서 23$\mu\textrm{A}$(즉, 90nA/팁)의 높은 아노드 전류를 얻을 수 있었 다. 이때, 게이트 전류는 아노드전류의 약0.1%이하였다. 개발된 공정기술로 게이트 개구도 크게 감소시켰을 뿐 아니라, 게이트 누설전류를 현저히 감소시켰다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.715-718
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• 2003

본 논문에서는 MOSFET source/drain 고체 확산 원으로써 도핑된 폴리 실리콘을 사용하였으며 확산 후 남은 폴리 실리콘은 elevated source/drain 역할을 하여 저항을 줄여 준다. 또한 제안 된 구조는 게이트 절연막 공정 이전에 확산 공정이 이루어 지기 때문에 후속 열처리에 취약한 고유전율 게이트 절연막 공정과 금속 게이트 공정에 적합한 공정으로 적합함을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.214-214
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 셀 사이의 거리의 감소에 의한 간섭효과가 매우 커져 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점을 개선하기 위해 본 연구에서는 fringing field 효과를 이용한 SONOS 구조 게이트 위에 금속 공간층을 가지는 플래시 메모리 소자를 연구하였다. 소자에 소스와 드레인에 도핑을 하는 공정단계를 거치지 않아도 되는 fringing field 효과를 이용한 SONOS 구조를 가진 기억소자에서 트랩층 양 쪽에 절연막을 증착하고 게이트 외측으로부터 트랩층 양 쪽 절연막까지 금속을 증착시켜 금속 공간층을 형성하였다. 게이트에 전압을 인가할 때 트랩층 절연막 외측의 금속 공간층 영역에도 동시에 전압이 인가되므로 게이트가 스위칭 역할을 충분히 하게 하기 위해서 트랩층 양 쪽 절연막 두께를 블로킹 산화막 두께와 같게 하였다. 소자의 누설전류를 감소하기 위하여 채널 아래 부분에 boron으로 halo 도핑을 하였다. 제안한 기억소자가 fringing field 효과에 의해 동작하는 것을 확인하기 위하여 Sentaurus를 사용하여 제시한 SONOS 구조를 가진 기억소자의 전기적 특성을 조사하였다. 시뮬레이션을 통해 얻은 금속 공간층이 있을 때와 없을 때에 대한 각 상태에서 같은 조건으로 트랩층에 전하를 트랩 시켰을 때 포획된 전하량이 변하였다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압의 변화를 통해 금속 공간층이 있을 때 간섭효과가 감소하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.339-339
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• 2012

지난 몇 년 동안, 투명 비정질 산화물 반도체는 유기 발광 다이오드, 플렉서블 전자 소자, 솔라 셀, 바이오 센서 등 많은 응용분야에 연구되고 있다. 투명 비정질 산화물 반도체 그룹들 중, 특히 비정질 IGZO 박막 트랜지스터는 비정질 상태임에도 불구하고 높은 이동도와 낮은 동작 전압으로 훌륭한 소자 특성을 보인다. 이러한 고성능의 IGZO 박막 트랜지스터는 RF 마그네트론 스퍼터링이나 pulsed laser deposition과 같은 고진공 장비를 이용하여 이미 여러 그룹에서 제작되고 발표되었다. 하지만 진공 증착 시스템은 제조 비용의 절감이나 디스플레이 패널의 대면적화에 큰 걸림돌이 되고 있고, 이러한 문제점을 극복하기 위해서 용액 공정은 하나의 해결책이 될 수 있다. 용액 공정의 가장 큰 장점으로는 저온 공정이 가능하기 때문에 글라스나 플라스틱 기판에서 대면적으로 제작할 수 있고 진공 장비가 필요없기 때문에 제조 비용을 획기적으로 절감시킬 수 있다. 본 연구에서는 high-k 게이트 절연막과 IGZO 채널 층을 용액 공정을 이용하여 박막 트랜지스터를 제작하고 그에 따른 전기적 특성을 분석하였다. IGZO의 몰 비율은 In, Ga, Zn 순으로 각각 0.2 mol, 0.1 mol, 0.1 mol로 제작하였고, high-k 게이트 절연막으로는 Al2O3, HfO2, ZrO2을 제작하였다. 또한, 용액 공정 IGZO TFT를 제작하기 전, 용액 공정 high-k 게이트 절연막 캐패시터를 제작하여 그 특성을 분석하였다. 다양한 용액 공정 high-k 게이트 절연막 중, 용액공정 HfO2를 이용한 IGZO TFT는 228.3 [mV/dec]의 subthreshold swing, 18.5 [$cm^2/V{\cdot}s$]의 유효 전계 이동도, $4.73{\times}106$의 온/오프 비율을 보여 매우 뛰어난 전기적 특성을 확인하였다.

• 전기전자학회논문지
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• 제25권3호
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• pp.501-505
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• 2021

본 연구에서는 HfO₂와 Al₂O₃ 비율을 조절하여 게이트 절연막을 구성하고, 게이트 절연막에 따른 a-ITGZO 박막트랜지스터의 전기적 특성을 분석하였다. HfO₂ 게이트 절연막, HfO₂와 Al₂O₃ 비율이 2:1인 게이트 절연막, HfO₂와 Al₂O₃ 비율이 1:1인 게이트 절연막으로 구성된 a-ITGZO 박막트랜지스터의 전자이동도는 각각 32.3, 26.4, 16.8 cm²/Vs이고 SS 값은 각각 206, 160, 173 mV/dec 이며 히스테리시스 윈도우 폭은 각각 0.60, 0.12, 0.09 V 이었다. 게이트 절연막에서 Al₂O₃ 비율이 높아질수록 a-ITGZO 박막트랜지스터의 히스테리시스 윈도우 폭이 감소했는데, 이는 Al₂O₃ 비율이 높아질수록 게이트 절연막과 채널 박막 사이의 interface trap density가 감소했기 때문이다.