• Journal of Advanced Marine Engineering and Technology
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• v.38 no.4
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• pp.444-450
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• 2014

Most researches on word sense disambiguation have used static sized context regardless of sentence patterns. This paper proposes to use dynamic sized context considering sentence patterns and distance between words for word sense disambiguation. We evaluated our system 12 words in 32,735sentences with Sejong POS and sense tagged corpus, and dynamic sized context showed 92.2% average accuracy for predicates, which is better than accuracy of static sized context.

• Annual Conference on Human and Language Technology
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• 2012.10a
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• pp.40-44
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• 2012

어휘가 갖는 의미적 중의성은 자연어의 특성 중 하나로 자연어 처리의 정확도를 떨어트리는 요인으로, 이러한 중의성을 해소하기 위해 언어적 규칙과 다양한 기계 학습 모델을 이용한 연구가 지속되고 있다. 의미적 중의성을 가지고 있는 동형이의어의 의미분별을 위해서는 주변 문맥이 가장 중요한 자질이 되며, 자질 정보를 추출하기 위해 사용하는 문맥 창의 크기는 중의성 해소의 성능과 밀접한 연관이 있어 신중히 결정되어야 한다. 본 논문에서는 의미분별과정에 필요한 문맥을 가변적인 크기로 사용하는 가변길이 윈도우 방식을 제안한다. 세종코퍼스의 형태의미분석 말뭉치로 학습하여 12단어 32,735문장에 대해 실험한 결과 용언의 경우 평균 정확도 92.2%로 윈도우를 고정적으로 사용한 경우에 비해 향상된 결과를 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.492-495
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• 2008

기존 컴퓨팅 패러다임에서는 고정된 환경을 가정하여 소프트웨어를 설계하였으므로 급속한 시장 환경의 변화와 소비자의 불확실한 요구조건에 대응하여 개발하기에 어려움이 있다. 따라서 외부 환경의 변화를 직면하였을 때 동작을 멈추는 것이 아니라 그 변화를 감지하고 대안을 선택하여 지속적으로 서비스를 제공할 수 있는 자기 적응형 소프트웨어가 필요하다. 그러나 기존의 자기적응형 소프트웨어에 대한 연구는 적응형 소프트웨어에 영향을 주는 문맥정보를 모델링하는 기법이나 적응을 위해 대체할 수 있는 기능들을 찾아내는 방법에 대한 연구가 부족한 실정이다. 이 문제를 해결하기 위해 본 논문은 시나리오를 이용한 목표 기반으로 분석을 하고, 분석된 요구사항의 가변 수와 크기에 따라 프로그램의 문법뿐 아니라 사용자의 관점에서도 의미 있도록 프로그램 동적 슬라이싱 기법을 적용하도록 한다. 또한, 제안된 방법이 전 과정에 문맥에 대한 분석, 설계 정보가 반영되어 동적으로 재구성하는 방법을 제시하도록 한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.11a
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• pp.161-164
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• 2013

본 논문에서는 다양한 멀티미디어 코덱을 고속으로 처리하기 위하여 전용하드웨어가 아닌 병렬 어레이 프로세서 기반의 U-Chip(Universal-Chip) 구조를 제안하고 TSMC 80nm 공정을 사용하여 11,865,090개의 게이트 수를 가지는 칩으로 개발하였다. U-Chip은 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 위한 $4{\times}16$ 개의 프로세싱 유닛으로 구성된 병렬 어레이 프로세서와 문맥적응적 가변길이디코딩(CAVLC)을 위한 비트스트림 프로세서와 인트라 예측(IP), 디블록킹필터(DF) 연산을 위한 순차 프로세서와 DMAC의 데이터 전송 및 각 프로세서를 제어하여 병렬 파이프라인 스케쥴링을 처리하는 시퀀서 프로세서 등으로 구성된다. 1개의 프로세싱 유닛에 1개의 매크로블록 데이터를 맵핑하여 총 64개의 매크로블록을 병렬처리 하였다. 64개 매크로블록의 대용량 데이터 전송 시간과 각 프로세서들의 연산을 동시에 병렬 파이프라인 함으로서 전체 연산 성능을 높일 수 있는 이점이 있다. 병렬 파이프라인 구조의 H.264 디코더 프로그램을 개발하였고 제작된 U-Chip을 통해 $720{\times}480$ 크기의 베이스라인 프로파일 영상에 대하여 코어 192MHz 동작, DDR 메모리 96MHz 동작에서 30fps의 처리율을 가짐을 확인하였다.