본 논문에서는 자동 온도 보상 기법을 사용한 on-chip CMOS 내부 전원 전압 발생기를 제안하였다. PMOSFET의 경우, 게이트 바이어스 저압에 따라 온도의 변화에 대한 소오스-드레인간 전류 특성이 달라진다. 제안된 내부 전원 전압 발생기는 서로 다른 게이트 바이어스 전압에 두 개의 PMOSFET를 놓고, 이의 온도에 대한 서로 상이한 소오스-드레인간 전류 특성을 이용하여 내부 전원 전압 발생기 전체의 온도 의존도를 줄였다. 제안된 회로는 동부-아남 $0.18{\mu}m$ 공정을 이용하여 제작되었으며 측정 결과로 내부 전원 전압은 $-10^{\circ}C{\sim}100^{\circ}C$의 범위에서 $-0.49mV/^{\circ}C$의 온도 의존도를 보였으며 $2.2V{\sim}4.0V$의 동작 범위에서 외부 전압에 대하여 내부 전원 전압의 변화는 6mV/V를 나타내었다. 전체 전류소모는 $1.1{\mu}A@2.5V$로 저전력을 구현할 수 있었다.

본 논문에서는 노이즈에 둔감한 4*4 밴드패스 이산 코사인 (MF-DCT) 초점 값 연산자를 제안하였다. 제안된 연산자는 DCT 결과 중 중간 주파수 성분을 사용하는 8*8 MDCT 연산자를 노이즈에 둔감하도록 4 형태로 개선한 것으로써 연산자를 180도 회전하여도 같은 구조를 같도록 하였다. 이 연산자는 샘플링 주파수의 절반 부분지 주파수를 통과시키는 밴드패스 필터와 같이 동작하여 초점 정보를 가지고 있지 않는 저주파 신호와 노이즈에 의해 많은 영향을 받는 고주파 신호를 억제함으로써 노이즈에 둔감한 특성을 가진다. 또한 밴드패스 필터를 통과한 성분의 에너지를 초점 값으로 사용함으로써 초점 합의 선형성을 보장받게 된다. 실험 결과에서는 MF-DCT 연산자의 가우시안 노이즈 및 임펄시브 노이즈 특성을 살펴보기 위해 기존의 초점 값 연산자들과의 Autofocusing Uncertain Measure (AUM)비교를 통해 우수성을 검증하였다.

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

나노 스케일 벌크 MOSFET의 RF 비선형 특성을 넓은 bias영역에 걸쳐 정확히 예측하기 위하여 내된 비선형 요소들을 가진 엠피리컬 비선형 모델이 새롭게 구축되었다. 먼저, 나노 스케일 벌크 MOSFET에 적합한 파라미터 추출방법을 사용하여 측정된 S-파라미터로부터 bias 종속 내부 파라미터 곡선을 추출하였다. 그 후에 비선형 캐패시턴스 및 전류원 방정식들은 추출된 bias 종속 곡선들과 3차원 fitting함으로서 엠피리컬하게 구하여졌다. 이와 같이 모델된 S-파라미터는 60nm MOSFET의 측정치와 20GHz 까지 아주 잘 일치하였으며, 이는 엠피리컬 나노 MOSFET 모델의 정확도를 증명한다

본 연구에서는 GaAs/AlGaAs 구조의 수직 구조 레이저 - 완전 공핍 광 싸이리스터를 제작하여, 광 논리 및 광 스위칭 시스템에 응용할 수 있는, 광 AND- 와 OR- 게이트를 구현하였고, 그 특성을 측정, 분석하였다. 제작된 단일 소자 타입의 광 싸이리스터는 하나의 소자에서 간단한 기준 스위칭 전압의 변화만으로 광 AND 와 OR 게기트를 모두 구현할 수 있다는 장점을 갖는다. 활성층 위, 아래에 1/4 파장 거울층 구조를 채택하고, 선택적 산화공법을 이용하여 0.65 mA의 낮은 문턱전류 값을 얻었고, 50dB 이상의 높은 온/오프 대비를 보였으며, 높은 광 출력 효율과 입력 광 신호에 대한 높은 선택도를 얻을 수 있었다. 제작된 광 싸이리스터는 실험적으로 S자형의 전류-전압 특성곡선을 얻었고, 빛의 세기가 증가함에 따라 스위칭 전압이 5.20V에서 1.90V로 현저히 줄어드는 것을 확인하였다

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

본 논문에서는 각종 지능형 센서, control system 및 battery-powered system 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 시스템을 위한 14b 200KS/s $0.87mm^2$ 1.2mW 0.18um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서, 동시에 면적을 최소화하기 위해 입력단 샘플-앤-홀드 앰프를 전혀 사용하지 않는 알고리즈믹 구조를 채택하였으며, 전체 ADC의 전력소모를 최소화하기 위해 핵심 아날로그 회로 부분에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 제안하였고, multiplying D/A 변환기에는 클록 선택적인 샘플링 커패시터스위칭 기법을 적용하였다. 또한, 초저전력 온-칩 기준 전류 및 전압 발생기를 제안하여 전체 ADC의 전력소모를 최소화하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.98LSB 및 15.72LSB 수준을 보인다. 또한, 200KS/s의 동작 속도에서 SNDR 및 SFDR이 각각 최대 54dB, 69dB이고, 전력 소모는 1.8V 전원 전압에서 1.2mW이며 제작된 ADC의 칩 면적은 $0.87mm^2$이다

본 논문에서는 위상 잡음 특성을 향상시킬 수 있는 전류보상 기법을 이용한 새로운 인상고정루프를 제안하였다. 제안된 위상고정루프는 주 전하펌프(MCP; Main Charge Pump)와 보조 전하점프(SCP; Sub Charge Pump)로 명명된 두 개의 전하펌프를 사용한다. 보조 전하펌프는 주 전하펌프 보다 작은 양의 전류를 반대방향으로 루프절터에 공급하여 루프필터의 전압 흔들림을 억제하였다. 이러한 전류보상 기법은 위상고정루프의 위상 잡음을 감소시켰다. 제안된 위상고정루프는 $0.35{\mu}m$ 3.3V CMOS 공정을 이용하여 제작되었다. 1MHz 오프셋에서 측정된 위상 잡음은 -103dBc/Hz로 기존의 위상고정루프에 비해 최소 3dBc/Hz의 위상 잡음 향상을 가져왔다.

본 논문에서는 새로운 선형 연산 트랜스컨덕턴스 증폭기(OTA)를 제안한다. OTA의 선형성 향상을 위해 이동도 보상 회로와 공통모드 전압 조절기법을 적용했다. 이동도 보상 회로는 각각 트라이오드와 서브스레쉬홀드 영역에서 동작하는 트랜지스터의 경로를 연결하여 이동도 감소를 보상한다. 공통모드 전압 조절기법은 공통모드 피드백(CMFB)과 공통모드 피드포워드(CMFF)로 구성된다. 제안된 기술은 넓은 입력전압 스윙 범위에서 향상된 Gm의 선형성을 나타낸다. 제안된 OTA는 ${\pm}1.1V$의 입력전압 스윙 범위 내에서 ${\pm}1%$의 Gm변화율을 갖고 총고조파 왜곡(THD)은 -73dB 이하이다. 제안된 OTA는 $0.35{\mu}m$ n-well CMOS 공정에서 공급전압이 3.3V를 갖도록 설계되었다.

다중 배선의 주파수 변화에 따른 전송전 파라미터를 계산하고 이를 이용하여 다증 배선의 주파수 종속 신호 천이 특성을 조사한다. 제시한 방법으로 다중 배선 입력신호의 스위칭 패턴, 상승 / 하강시간 (tr, tf) 및 길이에 따른 신호의 흔들림 (오버슛, 언더슛)과 크로스톡에 고주파 효과를 반영하여 시그널 인테그러티를 정확하게 결정할 수 있다. 고속 디지털 회에서 주파수 종속 특성을 고려하지 않으면 최악의 신호 동작 환경에서 글로벌 배선의 경우 26%와 260%, 패키지 배선은 11%와 70% 정도의 신호 천이와 크로스톡 노이즈 오차를 갖을 수 있다는 것을 보인다.