본 논문에서는 GMS30C2132마이크로프로세서에 DSP연산을 위하여 128K bytes EPROM과 4K bytes SRAM을 내장하고, 이 과정에서 내/외부 메모리 인터페이스 부분이 프로세서와 1싸이클 엑세스가 이루어지도록 버스 제어 인터페이스 구조를 설계하였다. 내장된 128Kbytes EPROM은 메모리 구조 및 데이터 정렬에 따른 동작을 위해 새로운 데이터 확장 인터페이스 구조와 테스트를 위한 인터페이스 구조를 제안하였으며, 내장된 4K bytes SRAM은 프로세서와 인터페이스를 할 때 DSP 고속 연산에 활용하기 위해 메모리 스택으로써의 이용과 명령어 캐쉬와의 인터페이스, 가변 데이타 크기 제어, 모듈로 4Kb의 어드레싱이 가능한 구조를 채택하여 설계하였다. 본 논문의 새로운 구조 적용으로 내장EPROM, SRAM에서 평균 메모리 엑세스 속도가 종전의 40ns에서 20ns로 감소하였고, 가변 데이타 버스 인터페이스 제어로 프로그램 처리 속도가 2배로 개선되었다.

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

BDD는 논리합성 응용분야에서 많이 이용되는 데이터 구조체이다. 불완전하게 표시된 함수를 합성할 때, BDD의 크기를 최소화할 수 있으면 BDD의 구조를 따라 만들어지는 회로의 크기나 동작 속도를 향상시키는 데 큰 잇점이 있다. 본 논문에서는 논리합성을 위해 don't care를 이용하여 BDD를 최소화하기 위한 두 가지 알고리즘을 소개하고자 한다. 실험결과 제안된 방법은 기존 방법에 비해 수행시간의 희생 없이 더욱 작은 크기의 BDD을 얻을 수 있었다.

본 논문에서는 다중칩 모듈 설계를 위한 gridless 배선 방법을 제안한다. 제안하는 배선 방법에서는 배선상태를 표현하기 위해 배선격자 (grid) 대신 corner stitching 자료구조를 사용함으로써 핀들의 위치 제한을 없애고, 네트의 특성에 맞는 와이어 폭을 선택할 수 있다. 또한 비아보다 그 폭이 작은 와이어들로 인해 남는 공간을 다른 네트의 배선에 이용하여 배선영역을 최대한 낭비 없이 이용한다. 배선격자를 사용하지 않는 배선방법은 배선격자를 기반으로 하는 배선 방법에 배해 복잡하고 어렵다. 더구나 다중칩 모듈과 같이 배선 영역이 크고 배선층의 갯수가 많은 배선 문제일 경우 배선 속도는 배선 가능성을 결정하는 중요한 요소가 된다. 그러나 제안하는 배선 방법은 빠른 속도가 증명된 SEGRA의 배선 알고리즘과 효율적인 자료구조의 특성을 적절히 이용함으로써 배선격자를 기반으로 하는 배선 방법 보다 빠른 속도와 그리 떨어지지 않는 배선 결과를 보인다.

조합회로에 대하여 고장 진단 검사신호를 생성하는 것은 매우 어려운 문제로 남아있다. ISCAS85 c7552회로의 경우, 약 1억 개의 고장짝(Fault pair)을 가지고 있기 때문에 적은 노력과 시간을 사용하여 좀 더 많은 정보를 얻을 필요가 있다. 본 연구에서는 새로운 고장 진단 검사신호 생성 알고리즘이 제안되었고 구현되었다. 또 새로운 알고리즘과의 비교를 위하여 PODEM을 기본으로 하여 DIATEST 알고리즘을 구현하였다. 구현된 두 개의 알고리즘을 ISCAS85 회로에 적용하여 실행하였으며, 그 결과 두 개 알고리즘 모두 99%의 고장 진단율을 보였으나, 새로운 알고리즘은 각 고장의 검출 및 구별을 동시에 고려하기 때문에 고장 진단 사전과, 고장 진단 결정 트리의 제작시 더 많은 정보를 줄 수 있다. 또한 검사신호의 수를 비교했을 때 새로운 고장 진단 검사신호 생성 알고리즘이 절반이하의 개수만이 필요했다. 다만, vector 생성 속도에 있어서는 DIATEST가 우수하였다.

집적도 및 동작속도의 증가에 따라 설계과정에서 전력소모를 예측하는 것이 TTM(time to market)의 감소를 위해 중요한 문제로 대두되고 있다. 본 논문에서는 CMOS 게이트의 최대소모전력을 예측할 수 있는 예측모델을 제안하였다. 이 모델은 최대소모전력에 대한 계산모델이며, CMOS 게이트를 구성하는 MOSFET 및 게이트의 동작특성, 그리고 게이트의 입력신호 특성을 포함하여 형성하였다. 모델의 설정 절차로는, 먼저 CMOS 인버터에 대한 최대소모전력 예측모델을 형성하고, 다입력 CMOS 게이트를 CMOS 인버터로 변환하는 모델을 제안하여, 변환모델로 변환된 결과를 인버터의 최대소모전력 예측모델에 적용하는 방법을 택함으로서 일반적인 CMOS 게이트에 적용할 수 있도록 하였다. 제안된 모델을 $0.6{\mu}m$ 설계규칙으로 설계한 회로의 HSPICE 시뮬레이션 결과와 비교한 결과, 게이트 변환모델은 SPICE와 5%이내의 상대오차율을 보였으며, 최대소모전력 예측모델은 10% 이내의 상대오차율을 보여 충분히 정확한 모델임을 입증하였다. 또한 제안된 모델에 의한 계산시간이 SPICE 시뮬레이션보다 30배 이상의 계산속도를 보여, 전력예측을 위해 본 논문에서 제안한 모델이 매우 효과적임을 보였다.

영상분할은 입력된 영상을 처리하여 유사한 화소들의 집합인 영역들로 화소들을 구분하는 작업이다. 영상분할의 결과는 영상인식의 정확성에 큰 영향을 미친다. 본 논문에서는 유전자 알고리즘을 이용하여 마르코프 랜덤 필드(Markov random field)에 기반한 영상분할 방법을 제안한다. 제안한 방법에서는 잡음과 흔들림(blurring)에 강한 MRF를 이용하여 영상을 모델링 한다. HRF기반 영상분할 방법은 왜곡에 강한 반면, 정확한 파라미터의 추정이 요구된다. 그래서 , 추정방법으로 많은 파라미터를 포함하는 문제를 다루는데 효율적인 유전자 알고리즘을 사용한다. 실 영상을 가지고 수행된 실험 결과와 자동 차량 추출 시스템에의 응용결과는 제안된 방법의 효율성을 보여준다.

Shaprio가 발표한 EZW에서는 한 대역의 부(父)계수가 유사방향의 인접 고주파대역에 4개의 자(子)계수들과 부자관계를 구성하는 고정트리를 기반으로 한다. 이러한 고정트리는 대역간의 계층적 상관관계를 고찰하는데는 적합할 수 있으나, 4개의 계수가 하나의 $2{\times}2$의 블록단위로 처리되기 때문에 대역내 인접계수들간에 존재하는 공간적 상관관계를 고찰하기에는 부적합하다. 이러한 대역간의 계층적 상관관계와 대역내의 공간적 상관관계의 동시에 고찰하기 위하여 가변트리가 제안되었다. 그러나 가변트리는 웨이블렛 계수들을 표현하는데 있어, 고정트리에 비해 많은 심볼들을 필요로 한다. 반면 심볼당 정보량(entropy)이 낮아지는 결과를 가져오기 때문에 고정트리에 비해 압축성능을 향상시킨다. 본 논문에서는 가변트리로 인한 심볼 수의 증가를 억제하는 두 가지 기법ㅂ을 제안한다. 첫째, 무효계수에 대한 불필요한 스캔을 억제하기 위하여 각각의 유효 부계수에 대하여 유효 자계수의 소유여부를 미리 알려주는 1비트의 탐사비트(probing bit)를 발생시킨다. 둘째, 대역에 따라 필요로 하는 심볼 알파벳이 다르다는데 근거하여 대역별 특성을 고려한 심볼세트를 새로이 정의한다. 이러한 두 가지의 기법에 의하여 발생하는 심볼의 수는 상당히 줄어들게 되고, 출력된 심볼들은 추가 엔트로피코딩을 하지 않고 그대로 전송되더라도 비교적 좋은 압축결과를 가져올 수 있다. 가변트리와 심볼수의 억제기법에 의하여 변형된 EZW 부호화 방식은 적응산술부호화기를 포함한 모드와 포함하지 않은 모드의 두 가지 형태에서 제안된다. 본 논문에서 제안하는 부호화방식은 가변트리와 심볼발생억제 방식을 EZW에 적용시켜 성능향상을 꾀하며, 적용되어진 EZW와의 성능비교를 통하여 이러한 제안방식의 유효성을 점검해 본다.