회로 분할 문제에 있어서 서열화는 k분 분할의 좋은 해를 얻는 방법으로 사용되어 왔다. 서열화는 구획화 과정을 거쳐 클러스터를 구성함으로서 분할이 완료된다. 본 논문에서는 이렇게 구성된 클러스터를 재비치하여 다시 구획함으로서 향상된 해를 얻는 알고리즘을 제시하였으며, 이를 여러 가지 대상회로에 대해 실험하여 향상된 결과를 얻었다.

본 논문에서는 시간제약 조건을 고려한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후, 출력에지가 2이상인 노드를 분할하지 않고 노드를 복제(replication)하여 DAG을 재구성함으로써 지연시간과 CLB의 개수가 최소화 되도록 하였다. 즉, 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정한다. 그런 다음 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고 네 번째로 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논 문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 기술 매핑 툴인 TEMPLA에 비해 CLB의 개수가 18% 감소되었다.

본 논문에서는 무선 LAN 표준안 IEEE 802.11의 직접대역확산(Direct Sequence Spread Spectrum) 물리계층을 지원하는 기저대역 모뎀 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현된 모뎀 칩은 크게 송신부와 수신부로 구성되어 있으며, CRC 부호화/복호화기, 차동 부호화/복호화기, 주파수 옵셋 보상기(frequency offset compensator) 및 타이밍 복구 회로를 포함한다. 구현된 모뎀 칩은 4, 2 및 1Mbps의 다양한 데이타 전송률을 지원하고, DBPSK와 DQPSK의 변조방식을 사용한다. 구현한 모뎀 아키텍쳐는 $SAMSUNG^{TM}$ $0.6{\mu}m$ 게이트 어레이 라이브러리(gate array library)를 사용하여 논리합성을 수행하였으며, 칩의 전체 게이트 수는 53,355개이다. 칩의 동작 주파수는 44MHz이며, 칩의 패키지는 100-pin QFP이고, 전력소모는 44MHz에서 1.2watt이다. 구현된 모뎀 아키텍쳐는 상용화된 HSP3824 칩 보다 우수한 BER성능을 나타낸다.

본 논문에서는 입출력간의 연관관계가 트리구조로 표현되는 DTG에 의한 고속병렬다치논리회로를 설계하는 알고리즘을 제안하였다. 본 논문에서는 Nakajima 등에 의해 제안된 알고리즘의 문제점을 도출한 후, 최적화된 분할연산회로설계를 위하여 트리구조에 기초를 둔 수학적인 해석의 개념을 소개한다. 본 논문에서 제안한 알고리즘은 Nakajima 등에 의해 제안된 알고리즘으로는 설계가 가능하지 않았던 임의의 절점을 갖는 DTG에 대해서도 회로를 설계할 수 있다는 장점이 있다. Nakajima 등에 의해 제안된 알고리즘과 본 논문에서 제한한 알고리즘을 회로설계의 관점에서 비교하여 본 논문의 알고리즘이 모든 경우의 DTG에서 보다 최적화 설계를 할 수 있음을 증명하였다. 그리고 예제를 통해 본 논문에서 제안한 알고리즘의 유용성을 증명해 보였다.

고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한 단일 클락euclid 회로가 약 5,000 gate임에 비하여 40% 정도 감소한 3,000 gate 정도에 구현할 수 있었다. 또한 전력 소비면으로는 기존의 recursive cell을 이용한 다중 클락 euclid 회로가 6mW 이상의 전력을 소비하는 반면에 본 설계는 3mW대의 전력 소비를 보여 현격한 차이를 보였다.

HMM-Net은 은닉 마르코프 모델(HMM)의 계산과정을 신경망 구조로 구현한 것으로, HMM이 갖고 있는 시계열 모델링 능력과 신경망이 갖고 있는 우수한 변별력을 결합한 것이다. HMM-Net 분류기를 학습하는 방법으로는 HMM의 학습에 이용되는 最尤法(ML)과 신경망 학습의 最小二乘誤差法(MMSE)를 적용할 수 있다. 이들 중 ML이 MMSE보다 안정된 학습을 보장하는 반면 초기 학습조건을 적절하게 설정하였을 경우에는 MMSE가 ML보다 우수하다고 알려져 있다[3]. 따라서 이 논문에서는 먼저 ML을 이용하여 초기학습을 수행한 다음 보다 학습성능이 우수한 MMSE로 바꾸어 최적 또는 준최적으로 학습하는 하이브리드 학습법(ML/MMSE)을 제안한다. 실험용 시계열 패턴으로 /0/부터 /9/까지의 고립 숫자음을 이용하여 실험한 결과, 제안한 방법이 학습특성 및 인식률면에서 ML이나 MMSE만을 이용하는 기존의 방법보다 우수하였음을 확인하였다.

본 논문에서는 가상 환경에서 움직이는 인체 Avatar의 움직임을 인간의 가장 자연스러운 동작의 하나인 손 제스처를 이용하여 실시간으로 제어하는 인식 시스템의 구현에 관하여 상술한다. 동적 손 제스처는 컴퓨터와 제스처를 사용하는 사람과의 상호 연결 수단이다.가상공간 상에서의 자연스러운 움직임을 표현하기 위해 32개의 자유도(DOF)를 가진 인체 아바타를 구성하였으며, 정지, 전후좌우로 한 걸음 이동, 걷기, 달리기, 좌우로 회전, 뒤로 돌기, 물건 잡기의 동작 모드를 정의하여 가상공간 상의 인체 아바타는 미리 설정된 손 제스처에 따라 실시간에 따라 실시간으로 3차원공간상에서 움직일 수 있다. 실시간의 인체 아바타 이동에는 역 기구학과 기구학을 혼용하여 적용하였으며, 사이버 터치를 착용한 사용자의 손 제스처 인식에는 인공 신경망 이론과 퍼지 이론을 도입하여 실시간 인식이 가능하였다.