본 논문에서는 스위치-레벨 회로의 검증(verification)을 위해서 이진 결정 다이어그램(BDD : Binary Decision Diagram)을 구현하는 새로운 알고리즘을 제안한다. 스위치-레벨에서 기능(function)들은 스위치들의 직$\cdot$병렬 연결에 의해서 결정되며, 결과 논리 값은 논리 '0'과 '1'뿐만 아니라, 초기 상태, 고 임피던스와 불안정 상태를 가진다. 따라서, 본 논문에서는 "스위치-레벨 이진 결정 다이어그램(SLBDD : Switch- Level Bianary Decision Diagram)"으로 정의한 비 사이클 그래프(acyclic graph)들을 사용해서 스위치-레벨 회로의 가능들을 표현하도록 BDD를 확장하였다. 그러나, 그래프의 기능적 표현을 최악의 경우 입력 변수들의 수에 지수 함수적이 되므로, 결정 다이어그램의 변수 순서(ordering)는 그래프 크기에 주된 역할을 하게된다. 따라서, 패스-트랜지스터와 도미노-논리가 존재하는 사전에 충전하는 회로(Precharging circuitry)에서 그래프 크기에서의 효율성을 위한 입력 순서 알고리즘을 제안한다. 그리고, 실험 결과는 여러 가지 벤치-마크 회로에서 여러 번의 실험을 통해서 제안된 알고리즘이 스위치-레벨에서의 기능적 시뮬레이션, 전력 측정과 결점 시뮬레이션에 적용될 수 있을 만큼 충분히 효율적임을 보여준다.율적임을 보여준다.

본 논문은 다양한 회로 연결선 모형 중에서 연결선 변수 및 동작 환경에 다라 최적 모형을 쉽게 선택할 수 있는 기준을 제시하고자 한다. 이를 위하여 먼저 연결선의 총 저항, 인덕턴스, 커패시턴스 값 및 신호의 동작주파수를 기반으로 정량적 모형화 오차 분석에 근거하여 인덕턴스의 영향을 고려하여 모형화해야 하는 RLC-class 모형 영역과 그럴 필요가 없는 RC-class모형 영역으로 분할하는 방법을 제시한다. 칩 내부 연결선의 대부분을 차지하는 RC-class 회로 모형은 모형 차수 축소 기법을 통하여 효율적으로 해석될 수 있다. RLC-class 회로 모형은 주어진 허용 모형화 오차 및 전기 변수에 따라 ILC(Iterative Ladder Circuit) 거시 모형, MC(Method of Characteristics)거시 모형 및 상태 기반 컨벌루션(comvolution) 방법 중에서 최적인 모형을 선정하게 된다. 본 논문은 SPICE류의 범용 회로 시뮬레이션 앨고리즘을 가정할 때, 세부 모형들의 시뮬레이션 비용을 감안하고서 최적 모형을 찾는 영역 구성도를 제시한다. 본 논문에서 제시하는 거시모형화 방법은 회로의 수동성을 유지하며, 따라서 무조건적 안정도를 보장할 수 있다.

비냉각 열상장비의 핵심 부품으로 사용되는 InfraRed Focal Plane Array(IRFPA)용 CMOS ReadOut IC (ROIC)를 설계하였다. 설계된 ROIC는 64×64 배열의 Barium Strontium Titanate(BST) 적외선 검출기에서 검출되는 신호를 받아 이를 적절히 증폭하고 잡음제거 필터링을 거쳐 pixel 단위로 순차적으로 출력하는 기능을 수행하며, 검출기 소자와의 임피던스 매칭, 저잡음 및 저전력 소모, 검출기 소자의 pitch 등의 사양을 만족하도록 설계되었다. 검출기 소자와 전치 증폭기 사이의 임피던스 매칭을 위해 MOS 다이오드 구조를 기본으로 하는 새로운 회로를 고안하여 적용함으로써 표준 CMOS 공정으로 구현이 가능하도록 하였다. 또한, tunable 저역통과 필터를 채용하여 신호대역 이상의 고주파 잡음이 제거되도록 하였으며, 단위 셀 내부에 클램프 회로를 삽입하여 출력신호의 신호 대 잡음비가 개선되도록 하였다. 64×64 IREPA ROIC는 0.65-㎛ 2P3M (double poly, tripple metal) N-Well CMOS 공정으로 설계되었으며, 트랜지스터, 커패시터 및 저항을 포함하여 약 62,000여개의 소자로 구성되는 코어 부분의 면적은 약 6.3-{{{{ { mm}_{ } }}}}×6.7-{{{{ { mm}_{ } }}}}이다.

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

본 논문에서는 CMOS CCD 카메라 인터페이스 응용을 위한 자동 이득 제어(Automatic Gain Control: AGC)회로를 제안한다. 제안하는 자동 이득 제어 회로는 디지털 신호에 의해 직접 제어되므로 기존의 회로와 달리 별도의 D/A 변환기가 필요 없으며, 신호의 정착 특성은 이득 제어 신호의 변화에 거의 독립적이다. 또한 큰 캐패시턴스를 얻기 위해 적용된 캐패시터 조합 기법은 수위치드 캐패시터 기법을 사용한 자동 이득 제어 회로의 대역폭을 크게 향상시킨다. 캐패시터의 구현시 발생하는 부정합 오차 (mismatch error)는 제안하는 레이아웃 기법에 의해 0.1% 이내로 제한된다. 자동 이득 제어 회로의 출력 신호는 동일 칩에 집적된 10비트 A/D 변환기로 전달된다. 제안하는 자동 이득 제어 회로를 실장한 CCD 카메라 인터페이스 전체 시스템 시제품 0.5 um n-well CMOS 공정으로 구현되어 32dB 이득 제어 영역과 1/8dB 이득 제어 단계를 가지며, 3V 전원 전압과 25MHz의 동작 속도에서 총 173mW의 전력을 소모한다.

본 논문에서는 50 MHz 수준의 고속 신호 샘플링을 위해 정착시간 최소화 기법을 적용한 12 비트 50 MHz CMOS A/D 변환기(analon-to-digital-converter : ADC) 회로를 제안한다. 제안하는 ADC는 0.35㎛ double-poly five-metal n-well CMOS 공정을 사용하여 설계 및 레이아웃되었으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 기존의 파이프라인 구조를 가진 ADC의 경우, 동작속도를 제한하는 결정적인 회로 불럭은 잔류전압 증폭기이나, 제안하는 정착 시간 최소화 기법은 이러한 잔류전압 증폭기의 동작 전류 제어를 통해 정착시간 단축 및 출력신호의 불규칙성을 최소한으로 줄인다. 3 V 전원전압에서 50 MHz 클럭 주파수를 사용하여 모의실험한 결과, 입출력단을 포함한 전체 ADC는 197mW의 전력소모를 나타내었고, 입출력단의 패드를 포함한 전체 칩면적은 3.2mm×3.6mm이다.

GF(p)상의 n변수에 대한 p\sup n\ 개의 극수를 갖는 GRM 상수를 구하는 방법을 제시하였다. 일반적인 GRM 상수의 생성방법은 RM (Reed-Muller)전개식을 이용하여 극수(이하 P로 정의) 0의 RM상수를 구하고 이를 확장하여 모든 GRM상수를 구한다. 본 논문에서 제안된 GRM상수의 생성 방법은 2단계로 구성된다. 먼저 단변수에 대하여 최소의 연산자를 갖는 극수를 구하고 다음 극수의 순환성을 이용하여 동일한 변환 과정을 모든 GRM상수 생성과정에 적용한다. 제안된 방법은 극수의 순환성으로 인하여 생성과정이 간단하며 연산자의 개수를 줄일 수 있는 GRM상수 생성방법이다.

신경회로망을 동적 정보처리에 응용하기 위해서는 비대칭 결합 신경회로망에서 생성되는 동적 상태천이에 관한 직관적 이해가 필요하다. 본 논문에서는 각 뉴런이 최근접 뉴런에만 이진화된 결합하중 +1 및 -1로 연결된 순환결합형 신경회로망의 동적인 상태천이 특성을 해석하였다. 상태천이 해석 알고리즘을 이용한 시뮬레이션 결과, 네트워크는 고정점, 베이슨을 갖는 리미트사이클 및 베이슨이 없는 리미트사이클의 3가지 어트랙터를 가진다. 또한, 네트워크에서 생성되는 리미트사이클의 수와 주기를 이론적으로 해석하여 정식화하고, 리미트사이클을 구성하는 상태벡터의 필요조건을 나타내었다. 이론 해석의 결과는 네트워크에서 생성되는 리미트사이클의 수가 뉴런(소자)의 수 n에 대해서 지수 함수적으로 증가함을 보여준다. 따라서 순환 결합형 신경회로망은 많은 동적 정보를 저장할 수 있는 메모리 시스템으로 이용할 수 있다.