본 논문에서는 테스트 생성 과정에서 자주 사용되는 임계의 확장 개념으로 임계-쌍을 정의한다. 그리고 임계의 특성을 나타내는 요소로서 임계성, 임계율, 임계설정율 등을 정의한다. 이 요소들을 이용하여 임계-쌍의 사용이 단일 임계의 사용보다 더 효율적이라는 것을 입증하고, FFR에서의 테스트 패턴 생성 시에 임계값에 대한 평가 회수, 경로선의 탐색 회수 및 생성 시간에서 더 효율적이라는 것을 보여준다. 시뮬레이션을 통해서 ISCAS85 벤치마크 테스트 회로에 대한 실험 결과를 비교 분석한다.

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.

본 논문의 주요 목표는 고성능 SVP(Stack-based Video Processor)를 설계하는 것이다. SVP는 과거에 제안된 스택 머신과 영상 프로세서의 최적의 측면만을 선택함으로써 더 좋은 구조를 갖도록 하는 포괄적인 구조이다. 본 구조는 객체 지향형 프로그램의 소규모의 많은 서브루틴을 가지고 있기 때문에 스택 버퍼를 갖는 준범용 S-RISC(Stack-based Reduced Instruction Set Comuter)를 이용하여 객체 지향형 영상 데이터를 처리한다. 그리고 MPEG-4의 반화소 단위 처리와 고급 모드 움직임 보상, 움직임 예측, SA-DCT(Shape Adaptive-Discrete Cosine Transform)가 가능하며, 절대값기, 반감기를 가지고 있어서 부호화하기로 확장할 수 있도록 하였다. SVP는 0.6㎛ 3-메탈 계층 CMOS 표준 셀 기준을 이용하여 설계되었으며, 110K 로직 게이트와 12Kbit SRAM 내부 버퍼로 이루어지고 50 MHz의 동작 속도를 가진다 . MPEG-4의 VLBL(Very Low Bitrate Video) 최대 전송율인 QCIF 15fps(frame per second)로 영상 재생 알고리즘을 수행한다.

10Gbit/s 광수신기에 사용되는 전치증폭기, 리미팅증폭기, 그리고 판별회로 IC 등을 AlGaAs/GaAs HBT 기술을 이용하여 설계 제작하였다. 사용한 HBT는 차단주파수 55GHz, 최대 공진 주파수 45GHz 의 특성을 지닌다. 제작된 전치증폭기 와 PIN 광검출기를 이용해 광수신기 front-end를 구성하였는데, 측정된 이득은 46dBΩ, 3dB 대역폭은 12.3GHz 의 특성을 보였다. 리미팅증폭기는 소신호 이득 27dB, 3dB 대역폭 10.6GHz 특성을 보였으며, 입력 신호 전압 20mVp-p 이상에서 리미팅 동작이 이루어져 900mVp-p 신호를 출력하였다. 판별회로는 10Gbit/s에서 위상마진 300°, 입력 전압 수신감도 47mVp-p의 특성을 보였다.

본 논문에서는 실제 응용분야에서 사용될 수 있는 효율적인 필기 영어 단어 인식 방법을 제안한다. 필기 단어인식과 관련된 대부분의 응용분야에서 제공되는 사전의 활용을 극대화하기 위해 사전단어들을 인식의 초기 단계에서부터 사용한다. 초과 분할된 단어의 세크먼트들과 사전단어들 사이의 정합을 위해 동적 프로그래밍을 사용하며, 정합구간을 가변적으로 조정할 수 있도록 학습단계에서 추출한 문자 분할과 관련된 통계를 활용한다. 또한, 사전단어의 각 문자와 세그먼트들 사이의 정합 결과를 저장하여 반복되는 계산을 피한다. 제안하는 방법의 효용성을 입증하기 위해 다양한 서체를 갖는 실험용 필기 단어영상을 사용하여 실험을 수행한 결과, 사전에 기반한 단어 인식 과정을 최대로 활용하기 위한 가변정합구간 개념 및 문자단위 정합결과 저장 방법이 동적 프로그래밍과 함께 인식 속도 및 정확도 향상에 모두 크게 기여함을 확인하였다.

연속 음성 인식 결과를 자연어 처리 기술과 접목시키기 위해 처리해야 할 두가지 문제점이 있다. 첫째는 말하는 단위와 문서의 띄어쓰기 단위가 일치하지 않는다는 것이고, 둘째는 발음시 형태소 내부 및 형태소 간에 음운 변동 현상이 생긴다는 것이다. 본 논문에서는 이 두가지 문제를 어절생성기와 음절복원기로 해결하고, 생성된 결과들을 형태소 분석하여 실패한 결과들은 교정기를 통해 교정하는 연속 음성 인식 후처리 시스템을 구현하였다. 제안한 시스템의 실험은 두 종류의 음성 말뭉치 ？, 교과서 음성 말뭉치와 사설 음성 말뭉치를 대항으로 수행하였다. 각 말뭉치에 대한 성공률은 각각 93.72%, 92.26% 였고, 이 실험으로 제안한 시스템은 음성 말뭉치의 종류에 민감하지 않는 안정된 시스템임을 알 수 있었다.

신경회로망은 학습 시에는 입력패턴이 변하지 않고 조정된 결합계수 값을 레지스터에 저장시키며, 시험시에는 반대로 결합계수가 고정되고, 레지스터에 입력패턴을 기억시킴으로써 학습과 시험 뉴런회로를 공유할 수 있는 특성을 가지고 있다. 본 연구에서는 신경회로망의 이러한 특성을 고찰하여, 신경회로망 구현시 게이트의 수를 줄일 수 있으며, 학습(learning) 및 시험(testing)시의 연산처리 시간을 단축시키기 위하여 곱셈연산 대신 어드레싱 LUT를 사용하여 학습과 시험이 동일한 신경회로망에서 수행할 수 있는 일체형 디지털 신경회로망 구현을 제안하였다. 제안한 신경회로망의 동작을 검증하기 위하여 수정된 오차역전파 학습 알고리듬에 의한 학습과정을 소프트웨어와 VHDL로 시뮬레이션 하였다. 7-segment 인식기 학습을 비교 검토한 결과, 입력패턴에 따라 다소 학습시간 및 학습횟수의 차이는 있지만 대체로 반복회수는 1000∼10000회 정도로 학습시간은 4∼20㎲로 나타났다. 신경회로망의 동작이 소프트웨어 시뮬레이션 학습 진행 상황과 동일하게 학습됨을 알 수 있었고 구현한 신경회로망이 정상적으로 수행됨을 확인하였으며, 또한 초기치 변화에 대한 실험에서도 초기치의 변화에 구애받지 않고 원활하게 학습되었다. 또한 본논문에서 구현된 신경회로망은 기존의 보드형 신경회로망보다 적은 수의 소자로 구현됨을 보였다.

본 논문은 필기체 한글인식에 적합한 모듈화된 부분연결 다층신경회로망 구조를 제안한다. 세가지 특징 벡터들에 대한 세 개의 부분연결 다층신경회로망 인식기를 구성하고 이를 통합하기 위한 또 하나의 부분연결 신경회로망을 결합시킴으로써 인식률을 높일 수 있도록 설계하였다. 각각의 부분연결 다층신경회로망은 한글의 이차원적 특징을 잘 반영할 수 있도록 입력층을 10개의 수용영역으로 분할하고 입력층과 은닉층 사이를 부분 연결하였다. 결합단계에서 새로운 부분연결 신경회로망을 도입하고, 그 입력으로 이미 학습된 세 개 인식기의 은닉층 출력을 이용하여 재학습한다. 제안된 인식기의 성능을 평가하기 위해서 전표처리에 많이 사용되는 한글 문자 18개를 선정하여 평가하였다.