Acknowledgement
이 논문은 정부(과학기술정보통신부)의 재원으로 한국연구재단의 지원(No. 2021R1A2C1011232)과 정보통신기획평가원의 대학 ICT 연구센터육성지원사업(IITP-2021-0-02052)의 지원을 받아 수행된 연구임. 본 연구는 IDEC에서 EDA툴을 지원받아 수행하였음.
Transactions on Semiconductor Engineering (반도체공학회 논문지)
- Volume 2 Issue 4
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- Pages.69-77
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- 2024
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- 3022-2028(eISSN)
DOI QR Code
SLH-DSA-based Digital Signature and Verification FPGA System
SLH-DSA 기반 디지털 서명 및 검증 FPGA 시스템 구현
- Yunseong Jang (Inha University) ;
- Jaehyeon Kwak (Inha University) ;
- Jeewon Park (Inha University) ;
- Hanho Lee (Inha University)
- Received : 2024.12.05
- Accepted : 2024.12.30
- Published : 2024.12.31
Abstract
This paper presents that the SLH-DSA, a next-generation post-quantum cryptography, was designed as a hardware accelerator using High-Level Synthesis (HLS), implemented in the FPGA, and the performance analysis results show its superiority. The optimization design of the SLH-DSA was carried out using HLS technology, and the hardware accelerator of the digital signature and verification system was designed. The implementation and simulation were carried out using the ZYNQ UltraScale+ MPSoC ZCU104 FPGA. Finally, as a result of comparing the performance of the SLH-DSA hardware accelerator implemented in the FPGA with the CPU-based implementation, the execution time of the algorithm improved by about 596%, demonstrating the effectiveness of hardware acceleration.
본 논문에서는 High-Level Synthesis(HLS)를 이용하여 미국 NIST 에서 차세대 양자내성암호로 표준화된 SLH-DSA 알고리즘을 하드웨어 가속기로 설계하고 FPGA 에 구현하였으며, 성능 분석 결과 그 우수성을 제시한다. HLS(High-Level Synthesis) 기술을 활용하여 SLH-DSA 알고리즘의 최적화 설계를 수행하고, 전자 서명 및 검증 시스템의 하드웨어 가속기를 설계하였다. ZYNQ UltraScale+ MPSoC ZCU104 FPGA 를 사용하여 구현 및 검증을 진행하였다. 최종적으로 FPGA 에 구현된 SLH-DSA 하드웨어 가속기의 성능을 CPU 기반 구현과 비교한 결과, 알고리즘의 수행 시간이 약 596% 향상되어 하드웨어 가속의 효과성을 입증하였다.