그림 1. Sub-GHz CMOS 전력증폭기 회로도 Fig. 1. Schematic of the Sub-GHz CMOS power amplifier.
그림 2. 설계된 transformer의 EM 구조 및 크기 Fig. 2. EM structure and size of designed transformers.
그림 3. 반사 손실의 시뮬레이션 결과 Fig. 3. Simulation results of the return loss.
그림 4. 이득의 시뮬레이션 결과 Fig. 4. Simulation results of the gain.
그림 5. 최대출력전력과 PAE의 시뮬레이션 결과 Fig. 5. Simulation results of the saturation power and the PAE.
그림 6. 제작된 Sub-GHz CMOS 전력증폭기 칩 사진 Fig. 6. Microphotograph of the Sub-GHz CMOS power amplifier.
그림 7. 제작이 완료된 Sub-GHz CMOS 전력증폭기 측정용 보드 Fig. 7. Measurement board of the Sub-GHz CMOS power amplifier.
그림 8. 입력 반사 손실의 측정 결과 Fig. 8. Measurement results of the input return loss.
그림 9. 출력 반사 손실의 측정 결과 Fig. 9. Measurement results of the output return loss.
그림 10. 이득의 측정 결과 Fig. 10. Measurement results of the gain.
그림 11. 최대출력전력과 PAE의 시뮬레이션 결과 Fig. 11. Measurement results of the saturation power and the PAE.
그림 12. EVM의 측정 결과 Fig. 12. Measurement results of the EVM.
표 1. Sub-GHz 대역 무선통신 기술 표준 Table 1. Standards of Sub-GHz band wireless communication.
표 2. 전력증폭기 성능 비교 Table 2. Comparison of power amplifier.
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