Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Phase Locked Loop with Analog Band-Selection Loop

아날로그 부대역 선택 루프를 이용한 위상 고정 루프

  • Lee, Sang-Ki (Department of Electronic Engineering, Pukyong National University) ;
  • Choi, Young-Shig (Department of Electronic Engineering, Pukyong National University)
  • 이상기 (부경대학교 전자공학과) ;
  • 최영식 (부경대학교 전자공학과)
  • Received : 2011.11.04
  • Accepted : 2012.07.08
  • Published : 2012.08.25
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Abstract

In this paper, a novel phase locked loop has been proposed using an analog band-selection loop. When the PLL is out-lock, the PLL has a fasting locking characteristic with the analog band-selection loop. When the PLL is near in-lock, the bandwidth becomes narrow with the fine loop. A frequency voltage converter is introduced to improve a stability and a phase noise performance. The proposed PLL has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by HSPICE simulation.

이 논문에서는 기존의 위상고정루프에 아날로그 회로 부대역 선택 루프를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 위상고정이 안된 상태 에서는 아날로그 부대역 선택 루프를 통해 빠르게 위상고정 상태에 근접하고, 위상고정이 된 상태에서는 위상 잡음 제거에 유리한 미세 루프로 동작한다. 주파수 전압 변환기를 도입하여 안정성을 증가시키고 잡음도 더 제거 하였다. 제안한 위상 고정 루프는 $0.18{\mu}m$ CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다.

Keywords

References

  1. 송윤귀, 최영식, 류지구, "다중 전하 펌프를 이용한 고속 위상고정루프", 대한전자공학회 논문지-SD 제 41권, 제 1호, 71쪽-77쪽, 2009. 2.
  2. S.-H. Cho, H.-D. Lee, K.-D. Kim, S.-T. Ryu, J.-K. Kwon, "Dual mode VCO gain topology for reducing in-band noise and reference spur of PLL in 65nm CMOS" Electronics Letters 4th March 2010 Vol.46 No.5.
  3. A. Aktas and M. Ismail, "CMOS PLL calibration techniques," IEEE Circuits Dev. Mag., vol. 20, no. 5, pp. 6-11, Sep./Oct. 2004. https://doi.org/10.1109/MCD.2004.1343243
  4. H.-I. Lee, J.-K. Cho, K.-S. Lee, I.-C. Hwang, T.-W. Ahn, K.-S. Nah and B.-H. Park, "A ${\Delta}{\Sigma}$ fractional-N frequency synthesizer using a wide band integrated VCO and a fast AFC technique for GSM/GPRS/WCDM applications," IEEE J. Solid-State Circuits, vol.39, pp.1164-1169, Jul. 2004. https://doi.org/10.1109/JSSC.2004.829938
  5. J. S. Shin, H. C. Shin, "A fast and high-precision VCO frequency calibration technique for wide band ${\Delta}{\Sigma}$ fractional-N frequency synthesizers, IEEE T. Circuits and System-I: Regular Papers, vol.57, no.7, July 2010.
  6. Ting Wu, Pavan Kumar Hanumolu, Kartikeya Mayaram,, Un-Ku Moon, "A 4.2GHz PLL Frequency Synthesizer with an Adaptively Tuned Coarse Loop", IEEE 2007 Custom Integrated Circuits Conference(CICC), pp. 547-550.
  7. 최영식, 오정대, 최혁환, "자기잡음제거 전압제어발진기를 이용한 위상고정루프", 대한전자공학회 논문지-TC 제 47권, 제 8호, 47쪽-52쪽, 2010년 8월.