Abstract
The motion compensation is the most time-consuming and complex unit in the H.264 decoder. The performance of the motion compensation is determined by the calculation of pixel interpolation. The quarter-pixel interpolation is achieved using 6-tap horizontal or vertical FIR filters for luminance data and bilinear FIR filters for chroma data. We propose the architecture for interpolation of luminance and chroma data in H.264 decoders. It is composed of dual-channel pipelined processing elements and can interpolate integer-, half- and quarter-pixel data. The number of the processing cycles is different depending on the position. The processing elements are composed of adders and shifters to reduce the complexity while the accuracy of the pixel data are maintained. We design interpolators for luminance and chroma data using Verilog-HDL and verify the function and performance by implementing using an FPGA.
비디오 압축 코덱으로 널리 이용되는 H.264 표준의 움직임 보상기는 디코더에서 가장 복잡하고 연산시간이 많이 소모되는 유닛이다. 이러한 움직임 보상기의 성능을 결정하는 연산기가 보간 연산기(interpolator)이다. 1/4 보간 연산을 위해 휘도 픽셀은 6 탭 FIR 필터 연산이, 색차 픽셀은 2 탭 FIR 필터 연산이 필요하다. 본 논문에서는 이러한 복잡한 연산을 효과적으로 수행하는 고성능 보간 연산기 구조를 제안한다. 제안하는 구조는 이중 채널과 파이프라인 방식의 연산기로 구성되고 정수, 1/2, 1/4 보간 연산을 모두 수행할 수 있다. 연산기는 복잡도를 줄이기 위해 덧셈기와 쉬프터만으로 구성되면서도 반올림 오차가 전파되지 않도록 하여 연산결과의 정확도를 유지할 수 있다. 또한 보간 연산기의 구조는 연산기의 수를 조절하여 성능과 면적을 조절할 수 있다. 제안된 구조에 따라 휘도 및 색차 데이터를 위한 보간 연산기를 각각 Verilog-HDL을 이용하여 설계하여 동작과 성능을 검증하였다.