Abstract
The histogram equalization algorithm is the most crucial algorithm for image enhancement. Since its direct hardware implementation always requires a divider or multiplier, its implementation cost tends to increas as the image resolution is increased or diverse image resolutions are handled. In this paper, we propose a divider-free reconstruction of histogram equalization algorithm and the corresponding hardware architecture. The logic synthesis results show that the proposed scheme can reduce the logic gate count by 84.2% compared to the conventional implementation example when the UXGA resolution is considered.
히스토그램 평활화 알고리즘은 영상의 화질개선을 위해서 사용되는 가장 필수적인 알고리즘이다. 이 알고리즘의 원형을 하드웨어로 구현하려면 제산기나 승산시가 반드시 필요하게 되는데, 영상의 해상도가 증가하거나 다양한 해상도에 적용할 경우에는 제산기나 승산기 구현에 수반되는 하드웨어 구현 비용이 대폭 증가한다는 문제점을 가지고 있다. 본 논문에서는 가산기와 감산기만으로 구현 가능한 히스토그램 평활화 알고리즘과 이에 대한 하드웨어 구조를 제안한다. 합성결과 제안한 하드웨어 구조는 일반적인 구현 방식 대비 UXGA 해상도에서 논리회로의 규모가 84.2% 감축된다.
