Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

A Design of an Area-efficient and Novel ATM Scheduler

면적 효율적인 독창적 ATM 스케줄러의 설계

  • Published : 2006.04.01
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Abstract

Currently the research on input-queued ATM switches is one of the most active research fields. Many achievements have been made in the research on scheduling algorithms for input-queued ATM switches and also applied in commerce. The scheduling algorithms have the characteristics of improving throughput, satisfying QoS requirements and providing service fairly. In this paper, we studied on an implementation of scheduler which arbirates the input-queued ATM switches efficiently and swiftly. The proposed scheduler approximately provides 100% throughput for scheduling. The proposed algorithm completes the arbitration for N-port VOQ switch with 4-iterative matching. Also the proposed algorithm has a merit for implementing the scheduling algorithm with 1/2 area compared to that of iSLIP scheduling algorithm which is widely used. The performance of the proposed scheduling algorithm is superior to that of iSLIP in 4-iterative matching. The proposed scheduling algorithm was implemented in FPGA and verified on board-level.

최근 입력 큐 방식의 ATM 스위치에 관한 연구는 가장 활발한 연구 분야 중의 하나이다. 입력 큐 방식의 스케줄러에 관한 연구에서도 많은 발전이 이루어져 왔으며, 상업적으로 응용되고 있다. 스케줄링 알고리즘은 쓰루풋을 향상시키고, QoS를 만족하면서, 공평하게 서비스를 제공하는 특성을 가져야 한다. 본 논문에서는 입력 큐 방식의 ATM 스위치 패브릭을 효과적이고, 빠르게 중재 할 수 있는 스케줄링 알고리즘의 구현에 관해 연구하였다. 제안한 스케줄러는 랜덤 트래픽에서 100%에 수렴하는 스케줄링 성능을 제공하고 있다. 제안한 알고리즘은 4회의 반복 매칭을 통해서 N 포트 VOQ 스위치의 중재를 완료할 수 있다. 또한 제안한 알고리즘은 가장 널리 사용되는 iSLIP 알고리즘과 비교하였을 경우 1/2의 면적만을 사용하고 구현이 용이한 장점을 가지고 있다. 4회의 반복 매칭을 수행할 경우에는 iSLIP 알고리즘보다 더 우수한 성능을 보여주었다. 제안한 스케줄링 알고리즘은 FPGA로 구현되었으며, 보드 레벨에서 검증되었다.

Keywords

References

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