전기전자학회논문지 (Journal of IKEEE)

  • 제9권2호
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  • Pages.161-169
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  • 2005
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  • 1226-7244(pISSN)
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  • 2288-243X(eISSN)
한국전기전자학회 (Institute of Korean Electrical and Electronics Engineers)
권호 표지

새로운 구조의 나노급 ESD 보호소자 설계 및 제작에 관한 연구

A Study on the Novel SCR NANO ESD Protection Device Design and fabrication

  • 김귀동 (한국전자통신연구원) ;
  • 이조운 (서경대학교 전자공학과) ;
  • 박상조 (호서대학교 컴퓨터공학부) ;
  • 이윤식 (호서대학교 컴퓨터공학부) ;
  • 구용서 (서경대학교 전자공학과)
  • 발행 : 2005.12.01
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초록

본 연구에서는 보다 낮은 트리거 전압을 갖는 새로운 구조의 LVTSCR과 Triple-well SCR ESD 보호회로를 제안 및 설계하여 나노급 회로에 적용하고자 하였다. 제안된 LVTSCR은 약 9V, 약 7mA의 트리거 전압과 전류 및 약 7mA의 홀딩전압 특성을 가지며, 0.8KV(150mA/um) 정도의 ESD 감내 특성을 나타낸다. 한편 Triple-well SCR은 6V, 40mA의 트리거 전압을 가지며, substrate 및 gate 바이어스에 의해 트리거 전압이 4-5.5V 까지 감소하였다.

This paper presents the new structural Low voltage LVTSCR and TWSCR ESD protection circuit. The proposed ESD protection circuit has lower triggering voltage than conventional circuits. And the LVTSCR has the triggering voltage of 9V, current of 7mA and can pass below 0.8KV (150mA/um). The triggering voltage of the Triple-well SCR measured to 6V and the current is 40mA. By the substrate and gate bias, the triggering voltage is lowered down to $4{\sim}5.5V$.

키워드

참고문헌

  1. Proc. EOS/ESD Symp. Infuence of Gate Length on ESD Performance for Deep Submicron CMOS Technology Bock, K.(et al.)
  2. Proc. of the 15th EOS/ESD Symp. Extend and Cost of EOS/ESD Damage in an IC Manufacturing Process Wagner, R.G.;Soden, J.;Hawkins, C.F.
  3. Proc. IEEE Int. Symp. Cricuits and Systems Complementary-LVTSCR ESD protection scheme for submicron CMOS ICs Ker, M.D.