실시간 영상압축과 복원시스템을 위한 DWT기반의 영상처리 프로세서의 VLSI 설계

VLSI Design of DWT-based Image Processor for Real-Time Image Compression and Reconstruction System

  • 서영호 (광운대학교 전자재료공학과 Digital Design & Test Lab.) ;
  • 김동욱 (광운대학교 전자재료공학과 Digital Design & Test Lab.)
  • 발행 : 2004.01.01

초록

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.

In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.

키워드

참고문헌

  1. Martin Boliek, et al., JPEG 2000 Part I FinalDraft International Standard, ISO/IECJTC1/SC29 WGl, 24 Aug. 2000
  2. G. Knowles, 'VLSI Architectures for theDiscrete Wavelet Transform', IEEE ElectronicLetters, Vol. 26, No. 15, pp. 1184-1185, July1990 https://doi.org/10.1049/el:19900766
  3. A. S. Lewis and G. Knowles, 'VLSI Arch-itecture for 2-D Daubechies Wavelet Transformwithout Multipliers', IEEE Electronic Letters, Vol. 27, No. 2, pp. 171-173, Jan. 1991 https://doi.org/10.1049/el:19910110
  4. Jose Fridman and Elias S. Manolakos,'Distributed Memory and Control VLSIArchitectures for l-D Discrete WaveletTransform', IEEE Workshop on Signal Processine Systems, pp. 388-397, 1994
  5. Po-Cheng, Wu and Liang-Gee Chen, 'AnEfficient Architecture for Two-DimensionalDiscrete Wavelet Transform', IEEE Transon Circuits and Systems for Video Tech.,vol. 11, no. 4, April 2001
  6. C. Chakrabarti and M. Vishwanath,'Architectures for wavelet transforms: Asurvey,' J. VLSI Signal Processing, vol. 14,pp. 171-192, 1996 https://doi.org/10.1007/BF00925498
  7. Trieu-Kien Truong, et al., 'A New Architecturefor the 2-D Discrete Wavelet Transform', IEEEInt'l Conf. of Communications Computers andSignal Processing, pp. 481-484, 1997
  8. Chu Yu and Sao-Jie Chen, 'Design of anEfficient VLSI Architecture for 2-DDiscrete Wavelet Transform', IEEE Trans.on Consumer Electronics, Vol. 45, No. 1,pp. 135-140, Feb. 1999 https://doi.org/10.1109/30.754428
  9. Ming-Hwa Sheu, Ming-Der Shieh and Sheng-Wet Liu, 'A VLSI Architecture Design withLower Hardware Cost and Less Memory forSeparable 2-D Discrete Wavelet Transform',IEEE ISCAS'98, Vol. 5, pp. 457-460, 1998
  10. Mohan Vishiwanath, Robert Michael andMary Jane Irwin, 'BSLI Architecture forthe Discrete Wavelet Transform', IEEETrans. on Circuits and Systems-II: Analogand Digital Sienal Processing, Vol. 42, No.5, pp. 305-316, May 1995 https://doi.org/10.1109/82.386170
  11. Jijin Chen and Magdy A. Bayoumi, 'AScalable Systolic Array Architecture for 2-DDiscrete Wavelet Transforms', IEEE Procof Midwest Symp. on Circuits and Systems,Vol. 2, pp. 303-312, 1996
  12. Shahid Masud and John V. McCanny,'Wavelet Packet Transform for System-on-Chip Application', 1EEE Proc. on ICASSP,Vol. 6, pp. 3287-3290, 2000
  13. Ali M. Reza and Robert D. Turney, 'FPGA Implementation of 2D Wavelet Transform',IEEE Conf. of Signals, Systems andComputers, pp. 584-588, 1999
  14. Michael Keating and Pierre Bricaud, ReuseMethodology Manual, Kluwer AcademicPublishers, 1999
  15. Allen Gersho and Robert M. Gray, 'Vector Quantization and Signal Compression', Kluwer Academic Publishers, 1992
  16. I.S 1076-1993, IEEE Standard VHDLLanguage Reference Manual, IEEE, 1993
  17. Pran Kurup and Taher Abbasi, LogicSynthesis Using Synopsys, Kluwer AcademicPublishers, 1997