Abstract
The error control of digital transmission system is a very important subject because of the noise effects, which is very sensitive to transmission performance of the digital communication system It employs a modified Euclid's algorithm to compute the error-location polynomial and error-magnitude polynomial of input data. The circuit size is reduced by selecting the Modified Euclid's Algorithm with one Euclid Cell of mutual operation. And the operation speed of Decoder is improved by using ROM and parallel structure. The proposed Encoder and Decoder are simulated with ModelSim and Active-HDL and synthesized with Synopsys. We can see that this chip is implemented on Xilinx Virtex2 XC2V3000. A share of slice is 28%. nut speed of this paper is 45Mhz.
디지털 통신망을 통한 정보 송수신시 전송로 상에서의 잡음으로 인해 데이터 블록에 발생하는 오류는 전체 통신 시스템의 성능 및 전송효율에 지대한 영향을 미친다. 설계된 RS 코드 복호기는 오류 위치 다항식과 오류평가 다항식을 구하기 위해 수정된 유클리드 알고리즘을 적용하였다. 본 논문에서 적용된 설계 구조와 알고리즘 계산 방식은 복호기 설계시 1개의 셀을 사용하여 면적을 최소화하고, 연산을 ROM과 병렬 구조로 구성하였기 때문에 높은 동작주파수에서 고속 동작을 실현 할 수 있을 것이라 기대된다. 본 논문에서 설계된 회로는 ModelSim과 Active-HDL 그리고 Synopsys Tool상에서 설계되었으며, Xilinx Virtex2 XC2V3000에 PNR시 slice 점유율은 28% 시스템 클럭 스피드는 45Mhz의 결과를 얻었다.