Abstract
In this paper, an efficient architecture for the finite field multiplier is proposed. This architecture is faster and smaller than any other LFSR architectures. The traditional LFSR architecture needs t x m registers for achieving the t times speed. But, we designed the multiplier using a novel fast architecture without increasing the number of registers. The proposed multiplier is verified with a VHDL description using SYNOPSYS simulator. The measured results show that the proposed multiplier is 2 times faster than the serial LFSR multiplier. The proposed multiplier is expected to become even more advantageous in the smart card cryptography processors.
본 논문에서는 LFSR구조를 개선하여 기존의 LFSR구조 보다 면적과 속도면에서 효율적인 새로운 구조의 유한체 승산기를 제안한다. 기존의 LFSR구조에서는 t배 속도를 개선하기 위하여 레지스터의 수를 t x m 만큼의 레지스터 수가 증가하였다. 그러나, 본 논문에서는 레지스터의 수를 증가하지 않고 속도를 개선하는 구조를 이용하여 직렬 유한체 승산기를 설계하였다. 설계된 회로는 SYNOPSYS 시뮬레이션을 이용하여 LFSR구조에 비하여 2배 속도가 개선된 성능을 검증하였으며 또한, 본 논문의 고속, 저면적 승산기는 스마트카드와 같은 휴대형 단말기의 암호처리장치에 효과적으로 사용될 수 있음이 검증되었다.
