대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

낮은 에너지의 $As_{2}^{+}$ 이온 주입을 이용한 얕은 $n^{+}-{p}$ 접합을 가진 70nm NMOSFET의 제작

70nm NMOSFET Fabrication with Ultra-shallow $n^{+}-{p}$ Junctions Using Low Energy $As_{2}^{+}$ Implantations

  • 최병용 (서울대학교 반도체 공동 연구소, 전기공학부) ;
  • 성석강 (서울대학교 반도체 공동 연구소, 전기공학부) ;
  • 이종덕 (서울대학교 반도체 공동 연구소, 전기공학부) ;
  • 박병국 (서울대학교 반도체 공동 연구소, 전기공학부)
  • 발행 : 2001.02.01
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초록

Nano-scale의 게이트 길이를 가지는 MOSFET소자는 접합 깊이가 20∼30㎚정도로 매우 얕은 소스/드레인 확장 영역을 필요로 한다. 본 연구에서는 As₂/sup +/ 이온의 10keV이하의 낮은 에너지 이온 주입과 RTA(rapid thermal annealing)공정을 적용하여 20㎚이하의 얕은 접합 깊이와 1.O㏀/□ 이하의 낮은 면저항 값을 가지는 n/sup +/-p접합을 구현 하였다. 이렇게 형성된 n/sup +/-p 접합을 nano-scale MOSFET소자 제작에 적용 시켜서 70㎚의 게이트 길이를 가지는 NMOSFET을 제작하였다. 소스/드레인 확장 영역을 As₂/sup +/ 5keV의 이온 주입으로 형성한 100㎚의 게이트 길이를 가지는 NMOSFET의 경우, 60mV의 낮은 V/sub T/(문턱 전압감소) 와 87.2㎷의 DIBL (drain induced barrier lowering) 특성을 확인하였다. 10/sup 20/㎝/sup -3/이상의 도핑 농도를 가진 abrupt한 20㎚급의 얕은 접합, 그리고 이러한 접합이 적용된 NMOSFET소자의 전기적 특성들은 As₂/sup +/의 낮은 에너지의 이온 주입 기술이 nano-scale NMOSFET소자 제작에 적용될 수 있다는 것을 제시한다.

Nano-scale gate length MOSFET devices require extremely shallow source/drain eftension region with junction depth of 20∼30nm. In this work, 20nm $n^{+}$-p junctions that are realized by using this $As_{2}^{+}$ low energy ($\leq$10keV) implantation show the lower sheet resistance of the $1.0k\Omega$/$\square$ after rapid thermal annealing process. The $As_{2}^{+}$ implantation and RTA process make it possible to fabricate the nano-scale NMOSFET of gate length of 70nm. $As_{2}^{+}$ 5 keV NMOSFET shows a small threshold voltage roll-off of 60mV and a DIBL effect of 87.2mV at 100nm gate length devices. The electrical characteristics of the fabricated devices with the heavily doped and abrupt $n^{+}$-p junctions ($N_{D}$〉$10^{20}$$cm^{-3}$, $X_{j}$$\leq$20nm) suggest the feasibility of the nano-scale NMOSFET device fabrication using the $As_{2}^{+}$ low energy ion implantation.

키워드

참고문헌

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