A Neural Metwork's FPGA Realization using Gate Level Structure

게이트레벨 연산구조를 사용한 신경합의 FPGA구현

Because of increasing number of integrated circuit, there is many tries of making chip of neural network and some chip is exit. but this is not prefer because YLSI technology can't support so large hardware. So imitation of whole system of neural network is more prefer. There is common procedure in signal processing as in the neural network and pattern recognition. That is multiplication of large amount of signal and reading LUT. This is identical with some operation of MLP, and need iterative and large amount of calculation, so if we make this part with hardware, overall system's velocity will be improved. So in this paper, we design neutral network, not neuron which can be used to many other fields. We realize this part by following separated bits addition method, and it can be appled in the real time parallel process processing.

직접회로의 직접도 증가로 인해서 신경망을 칩으로 구현하려는 시도가 이뤄지고 있고 현재 뉴런을 모방하는 칩이 나와있는 상황이다. 하지만 이런 시도는 신경 자체를 모방하려는 것으로 아직 직접회로의 직접도를 볼 때 그런 시도가 의도하는 궁극적인 목표인 대규모의 신경망을 구현하기엔 부적합하다. 차라리 신경망의 단위를 이루는 뉴런을 구현하는 것보다는 신경망을 모방하는 시스템의 모방이 보다 적절하다. 여러 신경망이나 패턴분류 등의 신호처리에서 공통으로 필요로 하는 연산이 있다. 바로 대량의 신호를 곱하고 더 하고 LUT를 읽는 연산이다. 이 연산은 신경망에서 한 층의 각 노드들로부터 그에 따른 다음 층으로의 연결들 각각을 곱해서 더해주고 시그모이드 값을 발생시키는 작업과 동일하며, 반복적이고 많은 계산량을 요구하므로 이 부분을 고속 하드웨어로 만들 경우 시스템 전체의 속도 증가를 기대할 수 있다. 그래서 여기서는 뉴런이 아닌 신경망을 구현하는데 그것은 신경망뿐만 아닌 다른 많은 응용을 기대할 수 있는 공통적 연산부분이다. 이 연산을 앞으로 논의할 비트 분리 연산구조 방식으로 처리함으로써 실시간 병렬처리에 응용할 수 있도록 하였다.