Journal of KIISE:Computer Systems and Theory (한국정보과학회논문지:시스템및이론)

Korean Institute of Information Scientists and Engineers (한국정보과학회)
권호 표지

Design and Evaluation of Cache Structure for Semi-packed Instruction

부분 압축 명령어를 위한 캐쉬 구조의 설계 및 평가

  • 홍원기 (연세대학교 컴퓨터학과) ;
  • 이승엽 (LGwjswk DigitalTV 연구원) ;
  • 김신덕 (연세대학교 기전공학부 정보산업과)
  • Published : 2001.06.01
Download PDF
⟨ Previous Next ⟩

Abstract

VLIW에서는 프로그램 코드를 병렬화 하는 작업이 모두 컴파일러에 의해서만 이루어진다. 따라서 병렬로 수행될 연산어들을 명시적으로 나타내 주어야 하며, 이를 위한 명령어 인코딩 방식으로 전개 인코딩 방식과 압축 인코딩 방식이 사용되어 왔다. 각 인코딩 방식들은 명령어의 적재 및 검색을 위해 서로 다른 캐쉬 구조를 필요로 하는데, 전개 인코딩 방식으로 비압축 캐쉬를 압축 인코딩 방식으로 압축 캐쉬를 사용하고 있다. 그러나 이들은 각각 무효 연산어로 인한 메모리 활용 효율 저하와 복원 과정으로 인한 명령어 인출 오버헤드의 증가라는 문제점을 안고 있다. 본 논문에서는 부분적으로 명령어 길이를 일정하게 유지하는 부분 압축 인코딩을 사용해 메모리 활용 효율을 높이는 동시에 명령어 인출 오버헤드를 줄일 수 있는 분할 캐쉬 구조를 제안한다. 각 캐쉬 구조를 구현하는데 필요한 칩 영역을 계산하여, 분할 캐쉬가 비교적 비용 효율적인 캐쉬 구조임을 확인하였다. 모의 실험을 통한 메모리 활용 효율 측정 결과 하드웨어 비용의 증가를 고려하더라도 분할 캐쉬는 비압축 캐쉬에 비해 최고 약 3배의 메모리 활용 효율을 얻을 수 있었다. 각 캐쉬 구조를 일차 캐쉬로 하는 VLIW 시스템들의 성능 측정 결과는 TCSC(블록 집중형 분할 캐쉬)를 사용한 시스템이 비용 대비 성능 면에서 가장 우수한 것으로 나타났다.

Keywords

References

  1. K. Dienfendorff, P. K. Dubey, 'How multimedia workloads will change processor design,' IEEE Computers, pp. 43-45, Sep. 1997 https://doi.org/10.1109/2.612247
  2. M. Awaga, T. Ohtsuka, H. Yoshizawa, S. Sasaki, '3D Graphics processor Chip Set,' IEEE Micro, pp. 37-45, Dec. 1995 https://doi.org/10.1109/40.476257
  3. A. K. Riemens and et. al., 'TriMedia CPU64 Architecture,' Int. Conf. on Computer Design, pp. 586-592, Oct. 1999 https://doi.org/10.1109/ICCD.1999.808601
  4. Texas Instruments, Inc. 'TMS320C62x/C67x Programmer's Guide,' 1998
  5. R. P. Colwell, R. P. Nix, J. J. O'Donnell, D. B. Papworth, and P. K. Rodman, 'A VLIW Architecture for a Trace Scheduling Compiler,' IEEE Tr. on Computers, Vol. 37, No. 8, Aug. 1988 https://doi.org/10.1109/12.2247
  6. J. H. Moreno, 'Dynamic translation of tree-instructions into VLIWs,' IBM Research Report RC20661, Dec. 1996
  7. B. R. Rau, D. W. L. Yen, W. Yen, and R. A. Towle, 'The Cydra 5 Departmental Supercomputer,' IEEE Computer, pp. 12-35, Jan. 1989 https://doi.org/10.1109/2.19820
  8. Compiler and Architecture Group(Hewlett Packard Lab.), ReaCT-ILP Group(New York University), and IMPACT Group(University of Illinois), 'Trimaran : An Infrastructure for Compiler Research in Instruction Level Parallelism,' New York University, 1998
  9. V. Kathail, M. Schlansker, and B. R. Rau, 'HPL PlayDoh Architecture Specification: Version 1.0,' Tech. HPL-93-80, Hewlett-Packard Laboratories, Feb. 1994
  10. T. M. Conte, S. Banerjia, S. Y. Larin, K. N. Menezes and S. W. Sathaye, 'Instruction fetch mechanisms for VLIW architectures with compressed encodings,' Int. Symp. on Microarchitecture, pp. 201-211, Dec. 1996
  11. K. Hwang, 'Advanced Computer Architecture: Parallelism, Scalability, Programmability,' McGraw-Hill, Inc., 1993
  12. D. A. Patterson and J. L. Hennessy, 'Computer Architecture A Quantitative Approach,' Morgan Kaufmann Publishers, Inc., 1996
  13. J. M. Mulder, N. T. Quach, M. J. Flynn, 'An Area Model for On-Chip Memories and its Applications,' IEEE Journal of Solid State Circuits, Vol. 26, No. 2, pp. 98-106, Feb. 1991 https://doi.org/10.1109/4.68123