Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Low-resistance W bit-line implementation with RTP anneal & additional ion implantation

RTP 어닐과 추가 이온 주입에 의한 저-저항 텅스텐 비트-선 구현

  • Published : 2001.05.01

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Abstract

디바이스의 크기가 0.25㎛이하로 축소됨에 따라 DRAM(Dynamic Random Access Memory) 제조업체들은 칩 크기를 줄이고 지역적인 배선으로 사용하기 위해서 기존의 텅스텐-폴리사이드 비트-선에서 텅스텐 비트-선으로 대체하고 있다. 본 논문에서는 다양한 RTP 온도와 추가 이온주입을 사용하여 낮은 저항을 갖는 텅스텐 비트-선 제조 공정에 대해 다루었다. 그 결과 텅스텐 비트선 저항에 중요한 메계변수는 RTP Anneal 온도와 BF₂ 이온 주입 도펀트임을 알 수 있었다. 이러한 텅스텐 비트-선 공정은 고밀도 칩 구현에 중요한 기술이 된다.

Keywords

References

  1. Handbook of Multilevel Metallization for Integrated Circuits S.R.Wilson;C.J.Tracy
  2. IEDM Shared Tungsten Structures for FEOL/BEOL Compatibility in Logic-Friendly Merged DRAM J.M.Drynan;K.Fukui
  3. IITC Metal Bit-line Common Contact Integration Technology in 0.17um-DRAM & Merged DRAM in Logic Devices S.Y.Choi
  4. Material Research Society v.427 Comparison of CVD and PVD W for Gigabit-scale DRAM Interconnections in Advanced Metalization for Future ULSI J.M.Drynan;K.Koyama
  5. IEDM Low Temperature Metal-based Cell Integration Technology for Gigabit and Embeded DRAMs M.Yoshida;T.Kumauchi;K.Kawakita
  6. IEDM Ion Metal Plasma Deposited Titanium Liners for 0.25/0.18um Multilevel Interconnections G.A.Dixit;W.Y.Hsn