대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

새로운 제산/제곱근기를 내장한 고성능 부동 소수점 유닛의 설계

Design of a high-performance floating-point unit adopting a new divide/square root implementation

  • 이태영 (現代電子 시스템 IC 디지털미디어 AV팀) ;
  • 이성연 (亞南半導體 FAB硏究所 디자인팀) ;
  • 홍인표 (延世大學校 機械電子工學部) ;
  • 이용석 (延世大學校 機械電子工學部)
  • Lee, Tae-Young (AV Team, Digital Media, System IC Division, Hyunai Electronics Industries Co., Ltd.) ;
  • Lee, Sung-Youn (Design Team, FAB Laboratory, Anam Semiconductor) ;
  • Hong, In-Pyo (School of Electrical and Mechanical Engineering, Yonsei University) ;
  • Lee, Yong-Surk (School of Electrical and Mechanical Engineering, Yonsei University)
  • 발행 : 2000.12.01
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초록

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.

In this paper, a high-performance floating point unit, which is suitable for high-performance superscalar microprocessors and supports IEEE 754 standard, is designed. Floating-point arithmetic unit (AU) supports all denormalized number processing through hardware, while eliminating the additional delay time due to the denormalized number processing by proposing the proposed gradual underflow prediction (GUP) scheme. Contrary to the existing fixed-radix implementations, floating-point divide/square root unit adopts a new architecture which determines variable length quotient bits per cycle. The new architecture is superior to the SRT implementations in terms of performance and design complexity. Moreover, sophisticated exception prediction scheme enables precise exception to be implemented with ease on various superscalar microprocessors, and removes the stall cycles in division. Designed floating-point AU and divide/square root unit are integrated with and instruction decoder, register file, memory model and multiplier to form a floating-point unit, and its function and performance is verified.

키워드

참고문헌

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