Abstract
The square-based multiplication using look-up table simplifies the process and speeds-up the operating speed. However, the look-up table size increases exponentially as bit size increases. Recently, Wey and Shieh introduced a noble design of square generator circuit using a folding approach for high-speed performance applications. The design uses the ones complement values of ROM addresses to fold the huge look-up ROM table repeatedly such that a much smaller table can be sufficient to store the squares. We present new folding techniques that do not require a ones complement part, one of three major parts in the Wey and Shiehs method. Also the proposed techniques reduce the bit size of partial sums such that the hardware implementation be simplified and the performance be enhanced.
제곱 테이블을 이용한 곱셈 방법은 처리과정을 간단히 하고 속도도 향상시킨다. 그러나, 비트 길이가 증가함에 따라 테이블 크기는 지수 승으로 증가하게 된다. 최근에 Wey와 Shieh는 고속 곱셈이 요구되는 응용분야에 적합한 폴딩 기법을 이용한 우수한 제곱 발생기를 제안하였다. 이 기법은 ROM 주소에 대한 1의 보수 값을 이용하여 제곱 값을 위한 거대한 테이블을 계속 폴딩함으로써 필요한 테이블의 크기를 작게 만들어 ROM의 크기를 줄일 수 있도록 한다. 본 논문에서는 Wey와 Shieh의 기법에서 1의 보수 부분이 필요 없는 개선된 폴딩 기법을 제안한다. 그리고 제안된 방법은 중간 과정에서 필요한 부분 합의 비트 길이를 줄임으로써 하드웨어 구현을 쉽게 하고 성능을 더욱 향상시킨다.
