에러 정정을 위한 Viterbi 알고리즘의 FPGA 구현

The FPGA Implementation of The Viterbi Algorithm for Error Correcting

통신 및 컴퓨터 시스템의 처리 속도가 높아짐에 따라 에러 정정을 위해서 고속의 데이터 처리가 필요하게 된다 본 논문에서는 무선 통신 시스템에서 적용 가능한 복호 알고리즘을 제안하고, 이를 이용하여 부호기 및 복호기를 설계한다. 부호기와 복호기를 VHDL로 설계한 후, V-system을 이용하여 관련 회로를 시뮬레이션 한다. 설계된 알고리즘은 SYNOPSYS 툴을 사용하여 합성하고, XILINX XC4010EPC84-4를 이용하여 one chip화하여, 입력 클락으로 20MHz를 사용하였을 때 data arrival time은 29.20ns였고, data require time은 48.70ns였다.

As the processing speed of communication and computer system has been improved, high speed data processing is required to correct error of data. In this paper, decoding algorithm which is applicable to the wireless communication system is proposed and encoder and decoder are designed by using the proposed decoding algorithm. We design the encoder and decoder by using the VHDL(VHSIC Hardware Description Language) and simulate the designed encoder and decoder by using V-system. Designed algorithm is synthesized by using synopsys tools and is made to one chip by means of XILINX XC4010EPC84-4. When 20MHz was used as the input clock, data arrival time was 29.20ns and data require time was 48.70ns.