A VLSI Architecture for the Linear-Phase IDWT Filter

선형 위상 IDWT 필터의 VLSI 구조

In this paper, in order to implement the IDWT(inverse discrete wavelet transform) with relatively low complexity, we propose a VLSI architecture for odd-tap linear-phase IDWT filters. By considering the symmetric property of the linear phase filter, the input is added to the one located at symmetrical position of the filter before filtering. Then. we rearrange the delay line of the filter in a U-shaped fashion. requiring no global interconnection between the components. The proposed architecture for the IDWT filter consists of delay units. operator units, adder units. and postprocessor unit. Since each units are configured regularly and interconnected locally. the proposed architecture can accommodate arbitrary linear phase IDWTs by simply adding/removing the corresponding units. The M -level IDWT can be implemented by interconnecting the proposed architecture in a cascaded or semi-recursive form. It is expected that the proposed architecture for the IDWT can be effectively employed in the related area including MPEG-4, since the proposed architecture is less complex than the conventional architectures.

본 논문에서는, IDWT(inverse discrete wavelet transform)를 효율적으로 구현하는 한 방법으로 홀수 탭(tap)의 선형위상 필터의 VLSI 구조를 제안한다. 제안한 필터 구조는 선형 위상 필터의 대칭 특성을 이용하여 대칭적인 위치에 있는 입력을 먼저 합한 다음 필터링을 수행한다. 이때 발생하는 전역 연결을 해결하기 위하여 입력의 흐름을 U자형으로 만듦으로써 국부적인 연결로 필터를 구현한다. 제안한 필터는 지연 소자부, 연산부, 덧셈부, 그리고 후처리부 등으로 이루어진다. 그리고, 각 부분들을 규칙적으로 배열하고, 국부적으로 연결함으로써 제안한 구조를 설계하기 때문에, 단순히 해당 부분들을 추가/삭제함으로써 임의의 선형 위상 IDWT 필터를 구현할 수 있다는 장점이 있다. 그리고, 제안한 필터를 직렬 연결 혹은 반순환적(semi-recursive) 구조로 배열함으로써 M 레벨 IDWT를 구현할 수 있음을 보인다. 본 논문에서 제안한 IDWT 구조는 기존의 구조들에 비해 간단하기 때문에 MPET-4 등 관련 분야에 효과적으로 적용될 것으로 기대된다.