계층적 설계에서의 타이밍 최적화를 위한 지능형 논리합성 알고리즘

Intelligent Logic Synthesis Algorithm for Timing Optimization In Hierarchical Design

본 논문에서는 아키텍춰-수준에서 타이밍 최적화를 효과적으로 수행하기 위한 지능적인 재합성 기술에 대하여 연구하였다. 구체적으로는 아키텍춰-수준에서 계층 구조를 가지는 회로 구조에 기존의 조합적 타이밍최적화 방법을 적용함으로써 발생하는 문제점을 해소시킬 수 있는 방법을 제시하였다. 접근 방법은 우선 설계자가 설계한 계층 구조를 유지시키는 방법으로 기존의 retiming 방법과 peripheral retiming 방법을 응용하여 서브컴퍼넌트 내 조합논리회로 부분을 확대하는 방법을 이용한다. 이와 같은 방법이 좋은 결과를 가져오지 못할 때 다른 접근 방법으로서 기존의 서브컴퍼넌트들로 이루어지는 경제를 새로운 경계를 가지는 새로운 서브컴퍼넌트들로 변형시켜 서브컴퍼넌트들 각각의 독립적인 타이밍최적화로 전체 회로에 대한 타이밍최적화를 이끌어 낼 수 있도록 한다. 본 논문은 아키텍춰-수준에서 계층적 구조를 가지는 회로에 대한 새로운 접근을 시도하고 있는데, 회로가 크고 복잡해짐에 따라 설계자가 실제 회로를 대부분 서브컴퍼넌트화하여 계층적 구조를 가지도록 설계하는 것이 일반적인 상황에서 이의 효능성을 실험적으로 입증할 수 있다.

In this paper, an intelligent resynthesis technique for timing optimization at the architecture-level has been studied. The proposed technique can remedy the problem which may occur in combinational timing optimization techniques applied to circuits which have the hierarchical subblock structure at the architectural-level. The approach first tries to maintain the original hierarchical subblock while minimizing the longest delay of whole circuit. This paper tries to find a new approach to timing optimization for circuits which have hierarchical structure at architectural-level, and has verified its effectiveness experimentally. We claim its usefulness from the fact that most designers design the circuits hierarchically due to the increase of design complexity.