직접 궤환 방식의 모델링을 이용한 4차 시그마-델타 변환기의 설계

Design of a Fourth-Order Sigma-Delta Modulator Using Direct Feedback Method

본 논문에서는 오버샘플링 A/D변환기의 핵심 회로인 Σ-△변환기를 0.6㎛ CMOS공정을 이용하여 설계하였다. 설계과정은 우선 모델을 개발하여 S-영역에서 적절한 전달함수를 구한 후, 이를 시간 영역의 함수로 변환하여 연산 증폭기의 DC 전압이득, 슬루율과 같은 비 이상적인 요소들을 인가하여 검증하였다. 제안된 시그마-델타 변환기(Sigma-delta modulator, Σ-△변환기)는 음성 신호 대역에 대하여 64배 오버샘플링하며, 다이나믹 영역은 110 dB이상, 최대 S/N비는 102.6 dB로 설계하였다. 기존의 4차 Σ-△ 변환기는 잡음에 대한 전송영점의 위치를 3,4차 적분기단에 인가하는데 반하여 제안된 방식은 잡음에 대한 전송영점을 1,2차 적분기단에 인가함으로써 전체적인 커패시터의 크기가 감소하여 회로의 실질적인 면적이 감소하며, 성능이 개선되고, 소모 전력이 감소하였다. 또한 단위시간에 대한 출력값의 변화량이 3차 적분기의 경우에 비하여 작으므로 동작이 안정적이고, 1차 적분기의 적분 커패시터의 크기가 크므로 구현이 용이하며, 잡음에 대한 억제효과를 이용하여 3차 적분기단의 크기를 감소시켰다. 본 논문에서는 모델 상에서 전체적인 전달함수를 얻고, 신호의 차단주파수를 결정하며, 각 적분기의 출력신호를 최대화하여 적분기 출력신호의 크기를 증가시키고, 최대의 성능을 가지는 잡음에 대한 전송영점을 결정하는 기법을 제안한다. 설계된 회로의 실질적인 면적은 5.25 ㎟이고, 소모전력은 5 V 단일전원에 대하여 10 mW이다.

A fourth-order $\Sigma$-$\Delta$ modulator is designed and implemented in 0.6 $\mu\textrm{m}$ CMOS technology. The modulator is verified by introducing nonlinear factors such as DC gain and slew rate in system model that determines the transfer function in S-domain and in time-domain. Dynamic range is more than 110 dB and the peak SM is 102.6 dB at a clock rate of 2.8224 MHz for voiceband signal. The structure of a ∑-$\Delta$ modulator is a modified fourth-order ∑-$\Delta$ modulator using direct feedback loop method, which improves performance and consumes less power. The transmission zero for noise is located in the first-second integrator loop, which reduces entire size of capacitors, reduces the active area of the chip, improves the performance, and reduces power dissipation. The system is stable because the output variation with respect to unit time is small compared with that of the third integrator. It is easy to implement because the size of the capacitor in the first integrator, and the size of the third integrator is small because we use the noise reduction technique. This paper represents a new design method by modeling that conceptually decides transfer function in S-domain and in Z-domain, determines the cutoff frequency of signal, maximizes signal power in each integrator, and decides optimal transmission-zero frequency for noise. The active area of the prototype chip is 5.25$\textrm{mm}^2$, and it dissipates 10 mW of power from a 5V supply.