A VLSI Architecture for Fast Motion Estimation Algorithm

고속 움직임 추정 알고리즘에 적합한 VLSI 구조 연구

The block matching algorithm is the most popular motion estimation method in image sequence coding. In this paper, we propose a VLSI architecture. for implementing a recently proposed fast bolck matching algorith, which uses spatial correlation of motion vectors and hierarchical searching scheme. The proposed architecture consists of a basic searching unit based on a systolic array and two shift register arrays. And it covers a search range of -32~ +31. By using the basic searching unit repeatedly, it reduces the number of gatyes for implementation. For basic searching unit implementation, a proper systolic array can be selected among various conventional ones by trading-off between speed and hardware cost. In this paper, a structure is selected as the basic searching unit so that the hardware cost can be minimized. The proposed overall architecture is fast enough for low bit-rate applications (frame size of $352{\times}288$, 3Oframes/sec) and can be implemented by less than 20,000 gates. Moreover, by simply modifying the basic searching unit, the architecture can be used for the higher bit-rate application of the frame size of $720{\times}480$ and 30 frames/sec.

동영상 부호화에서 블록 정합 움직임 추정 기법은 움직임 추정 기법으로 가장 많이 쓰이고 있는 방법이다. 이 논문에서는 블록 정합 움직임 추정 기법의 하나로 최근에 제안된 공간적 상관 관계와 계층적 탐색방법을 이용한 고속 움직임 추정 알고리즘의 구현에 적합한 VLSI 구조를 제안한다. 제안된 구조는 systolic array에 바탕을 둔 탐색 기본 단위와 두 개의 shift register array등으로 이루어지며 수평/수직 -32~+31 화소 크기의 탐색을 수행한다. 이 때 탐색 기본 단위는 반복하여 사용하게 함으로써 게이트 수를 최소화하였다. 탐색 기본 단위의 구조로는 전역 탐색을 수행할 수 있는 기존의 여러 가지 systolic array 들이 사용 가능하며, 그 선택에 따라 칩의 크기와 속도 사이의 절충이 가능하다. 본 논문에서는 PE(processing element)의 개수를 줄여 전체적인 칩 사이즈를 줄이는데 중점을 두고 탐색 기본 단위의 구조를 결정하였다. 제안된 구조를 이용하면 $352{\times}288$ 크기의 영상, 탐색 영역 수평/수직 -32~+31 화소에 대해서 클럭 주파수가 35MHz일 때 최대 30Hz까지 실시간 처리를 할 수 있는 움직임 추정 칩을 20,000 게이트 이하로 구현할 수 있다. 더 높은 전송률의 입력 영상($720{\times}480$, 30Hz)에 적용할 경우에는 단순히 PE 개수를 늘리 구조를 탐색 기본 단위로 선택함으로써 실시간 구현이 가능하다.